JPS586347B2 - 表示回路 - Google Patents

表示回路

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Publication number
JPS586347B2
JPS586347B2 JP49055460A JP5546074A JPS586347B2 JP S586347 B2 JPS586347 B2 JP S586347B2 JP 49055460 A JP49055460 A JP 49055460A JP 5546074 A JP5546074 A JP 5546074A JP S586347 B2 JPS586347 B2 JP S586347B2
Authority
JP
Japan
Prior art keywords
signal
digital
voltage
operational amplifier
circuit
Prior art date
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Expired
Application number
JP49055460A
Other languages
English (en)
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JPS50148027A (ja
Inventor
安藤公明
浜本信男
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
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Publication of JPS50148027A publication Critical patent/JPS50148027A/ja
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Description

【発明の詳細な説明】 本発明は、CRTディスプレイ等においてアナログ信号
(ビデオ信号)とデイジタル信号(文字、グラフィック
)を重ねて表示するためのアナログーデイジタル加減算
回路に関するものである。
CRTディスプレイにおいて、ビデオ信号と、文字やグ
ラフ等のデイジタル信号を重ねて表示する場合、文字や
グラフの明るさがビデオ信号の振幅に影響されず一定で
ある必要がある。
従来、この種の加算回路として加算入力部にダイオード
を挿入した第4図の回路が用いられていた。
しかし、従来の回路方式において、デイジタル信号を忠
実に加算増幅させるためには諸特性の極めて良い演算増
幅器を必要とし、加算用と極性変換用の2個の演算増幅
器で構成しなければならない。
しかも、デイジタル信号の白レベル表示、黒レベル表示
の両方を行なう場合、複数個の演算増幅器が必要となり
、回路構成が非常に複雑化する等の欠点がある。
本発明の目的は、従来回路の欠点を解消するためはなさ
れたもので、演算増幅器の出力端で加減算を行なうこと
により極めて簡単な回路構成で、しかも安価なアナログ
−デイジタル加減算回路を有する表示回路を提供するも
のである。
以下、本発明を実施例によって詳細に説明する。
第1図は本発明の原理回路図である。
アナログ信号は、端子22に入力され演算増幅器3、抵
抗4および5により2倍に増幅したのち、分圧抵抗8,
9によって1/2に分圧し出力する。
一方、デイジタル信号はスイッチ10.15のオンオフ
信号として加減算切替えスイッチ18を介して分圧交点
25に接続される。
ここでスイッチ15は減算スイッチであり、スイッチ1
0は加算スイッチである。
第2図は本発明の実施回路図であり、第1図の原理回路
を具体化したものである。
アナログ信号は端子22に入力され、コンデンサ1、ダ
イオード2によって直流再生され演算増幅器3に入力す
る。
演算増幅器3では抵抗4ならびに5によって2倍に増幅
され電流増幅器6を介して抵抗8,9にて1/2に分圧
して出力する。
ただし、抵抗4,5は同一の抵抗値にする。
また抵抗8,9は同一抵抗値にすると同時に出力インピ
ーダンスを低くするために100オーム程度にする。
一方、デイジタル信号は端子23に入力され、スイッチ
ング素子、オープンコレクタANDゲート(以下AND
ゲートと呼ぶ)10ならびにスイッチング素子、オープ
ンコレクタNANDゲート(以下NANDゲートと呼ぶ
)15をスイッチングして、アナログ信号とデイジタル
信号の加算あるいは減算を行なう。
ここで、スイッチあるいはスイッチング素子18は加算
、減算を選択するためのものである。
まずスイッチ18がオンの場合について説明する。
スイッチ18がオンの場合デイジタル信号はNANDゲ
ート15をスイッチングしてアナログ信号電流をNAN
Dゲートに流すことによってアナログ信号からデイジタ
ル信号を減算した出力を端子24に得る。
ここで、ANDゲート10は零ボルトになる。
しかし、ダイオード13を付加することによってAND
ゲート10に流れ込む電流を禁止している。
減算出力波形図を第3図28に図示する。
つぎにスイッチ18がオフの場合について説明する。
スイッチ18がオフの場合には、NANDゲート15は
オフとなり、ANDゲート10をスイッチングすること
によって、電圧供給端子17に加える電圧、抵抗11.
12ならびに9によって定まる電流が抵抗9に流れ、ア
ナログ信号とデイジタル信号を重畳加算した出力を得る
またこのデイジタル信号電流は、抵抗8および7を通し
て負電圧供給端子21に向って流れるが抵抗7を抵抗、
8,9より十分大きな値にすることによって無視するこ
とができる。
また、破線で図示するダイオード19を挿入することに
よっても無視できることはいうまでもない。
ここで、白レベル(デイジタル信号)の振幅は正電圧供
給源17の電圧と抵抗11.12ならびに9によって定
まる。
ただし、ダイオード13の順方向電圧降下も考慮しなけ
ればならない。
加算出力波形図を第3図29に図示する。
第4図は、従来ディスプレイ用インターフエイスとして
用いられていたアナログ−デイジタル加算回路図である
アナログ信号は端子36を介して加算用演算増幅器34
の反転入力端子に入力する。
一方デイジタル信号はビデオ信号白レベル電圧値(約0
.7ボルト)にレベル交換したうえで端子37に入力し
、ダイオード33を介してアナログ信号と加算される。
ただし、演算増幅器34の出力は入力信号に対して反転
出力となるため加算用演算増幅器の次段に反転用演算増
幅器35を必要とする。
しかも、デイジタル信号を忠実に加算増幅するか否かは
演算増幅器の諸特性に大きく左右されるという欠点をも
っている。
以上説明した如く、本発明によれば、演算増幅器の諸特
性に依存することなく立上がり時間、立下がり時間が共
に10nS以下で、しかも、デイジタル信号の黒レベル
表示、白レベル表示のどちらでも選択できるアナログ−
デイジタル加減算回路を簡単に、かつ、安価に構成する
ことができる。
【図面の簡単な説明】
第1図は本発明の原理回路図であり、第2図は実施回路
図である。 第3図は本発明回路における入出力波形図である。 また、第4図は従来のアナログ−デイジタル加算器の一
例である。 1:直流再生用コンデンサ、2:直流再生用ダイオード
、17:正電圧供給端子、20:正電圧供給端子、21
:負電圧供給端子、26:アナログ入力波形、27:デ
イジタル入力波形、28二減算波形、29:加算波形、
30.31:直流再生用コンデンサ、ダイオード、32
,33:加算用ダイオード、34:加算用演算増幅器、
35:反転用演算増幅器。

Claims (1)

    【特許請求の範囲】
  1. 1 ビデオ信号とデイジタル信号とを重畳して表示する
    表示回路において、ビデオ信号を増幅した出乃を分圧抵
    抗で分圧し、この分圧点に、デイジタル信号またはその
    反転信号をスイッチング手段を介して選択的に印加して
    なることを特徴とする表示回路。
JP49055460A 1974-05-20 1974-05-20 表示回路 Expired JPS586347B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP49055460A JPS586347B2 (ja) 1974-05-20 1974-05-20 表示回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP49055460A JPS586347B2 (ja) 1974-05-20 1974-05-20 表示回路

Publications (2)

Publication Number Publication Date
JPS50148027A JPS50148027A (ja) 1975-11-27
JPS586347B2 true JPS586347B2 (ja) 1983-02-04

Family

ID=12999202

Family Applications (1)

Application Number Title Priority Date Filing Date
JP49055460A Expired JPS586347B2 (ja) 1974-05-20 1974-05-20 表示回路

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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5571361A (en) * 1978-11-24 1980-05-29 Hitachi Ltd Superimposing system

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3392306A (en) * 1966-05-19 1968-07-09 Rca Corp Blanking circuits for television receivers

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5241297Y2 (ja) * 1972-04-07 1977-09-19

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3392306A (en) * 1966-05-19 1968-07-09 Rca Corp Blanking circuits for television receivers

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Publication number Publication date
JPS50148027A (ja) 1975-11-27

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