JPS586329B2 - ハンドウタイチエンソウチ - Google Patents
ハンドウタイチエンソウチInfo
- Publication number
- JPS586329B2 JPS586329B2 JP10108274A JP10108274A JPS586329B2 JP S586329 B2 JPS586329 B2 JP S586329B2 JP 10108274 A JP10108274 A JP 10108274A JP 10108274 A JP10108274 A JP 10108274A JP S586329 B2 JPS586329 B2 JP S586329B2
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- JP
- Japan
- Prior art keywords
- circuit
- charge transfer
- input
- terminal
- potential
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Description
【発明の詳細な説明】
本発明は、１種類の転送クロツクパルス電源で駆動可能
で且つ複数の入力端子に独立に印加された入力信号の遅
延信号を任意に選択して単一の出力回路に取り出すこと
ができるＭＯＳ型半導体（ＭＯＳトランジスタ）使用の
半導体遅延装置を得ようとするものである。
で且つ複数の入力端子に独立に印加された入力信号の遅
延信号を任意に選択して単一の出力回路に取り出すこと
ができるＭＯＳ型半導体（ＭＯＳトランジスタ）使用の
半導体遅延装置を得ようとするものである。
第１図は１種の入力信号のみが入力される、ＭＯＳ型半
導体（ＭＯＳトランジスタ）使用の遅延回路の等価回路
であって、入力端子１に入力された入力信号は、端子φ
１，φ２にクロツクパルスが交互に印加される毎に中間
端ａ，ｂ，ｃ，ｄ，ｅへと転送さへ出力端子２にクロツ
クで遅延された入力信号が得られるように成されている
。
導体（ＭＯＳトランジスタ）使用の遅延回路の等価回路
であって、入力端子１に入力された入力信号は、端子φ
１，φ２にクロツクパルスが交互に印加される毎に中間
端ａ，ｂ，ｃ，ｄ，ｅへと転送さへ出力端子２にクロツ
クで遅延された入力信号が得られるように成されている
。
第２図は第１図の等価回路で、端子φ２にパルスが印加
され、端子φ１がアース電位にある場合の中間７段を取
り出して表わしたものである。
され、端子φ１がアース電位にある場合の中間７段を取
り出して表わしたものである。
この状態では、ＭＯＳトランジスタＱのソース端３はコ
ンデンサＣｂ１を介して接地された状態にあり、且つド
レイン端４はパルス電源とコンデンサＣＢ２を介して容
量結合されているために、端子φ２にパルスが印加され
た瞬時のドレイン端電位は、パルスが印加される直前の
ドレイン端電位にパルス電位が重畳された電位となる。
ンデンサＣｂ１を介して接地された状態にあり、且つド
レイン端４はパルス電源とコンデンサＣＢ２を介して容
量結合されているために、端子φ２にパルスが印加され
た瞬時のドレイン端電位は、パルスが印加される直前の
ドレイン端電位にパルス電位が重畳された電位となる。
また同時にＭＯＳトランジスタＱはＯＮ状態となり、電
流通路が開かれ、電荷の転送が行なわれる。
流通路が開かれ、電荷の転送が行なわれる。
その結果ソース端電位が上昇しトランジスタＱはＯＦＦ
状態となる。
状態となる。
トランジスタＱをカットオフ状態にするためのソース電
位はほぼパルス電位からトランジスタＱのゲート閾値電
圧を差し引いた電位である。
位はほぼパルス電位からトランジスタＱのゲート閾値電
圧を差し引いた電位である。
上記の状態で、ソース端電位が予めカットオフ電位であ
れば電荷の転送は行なわれない。
れば電荷の転送は行なわれない。
本発明はこの原理を利用して複数の入力端子に独立に印
加された入力信号の遅延信号を任意に選択しようとする
のである。
加された入力信号の遅延信号を任意に選択しようとする
のである。
第３図に従来構成による、Ａ，Ｂ２つの入力端子をもつ
ＭＯＳ型半導体遅延装置の等価回路に示す。
ＭＯＳ型半導体遅延装置の等価回路に示す。
この回路において、入力端子Ａの信号を転送する場合は
、クロックパルス端子φ１Ｂを零電位に保ち、端子φ１
Ａに端子φ１に印加するパルスと同期した別のパルスを
印加すればよい。
、クロックパルス端子φ１Ｂを零電位に保ち、端子φ１
Ａに端子φ１に印加するパルスと同期した別のパルスを
印加すればよい。
しかしながら、この方法では転送段のクロツクパルスと
は別に、独立した入力ゲート用パルス電源が必要となる
欠点がある。
は別に、独立した入力ゲート用パルス電源が必要となる
欠点がある。
本発明はかかる欠点を除去しようとするのである。
第４図は本発明の一実施例を示す２入力のＭＯＳ型半導
体遅延装置の回略構成を示す。
体遅延装置の回略構成を示す。
入力端子Ａ，Ｈに印加された信号は、入力選択用端子Ｃ
Ａ，ＣＢに印加する電位（即ちＶＤＤ電位）により任意
に選択され、後段に転送される。
Ａ，ＣＢに印加する電位（即ちＶＤＤ電位）により任意
に選択され、後段に転送される。
入力端子Ａに入った入力信号のみを転送せんとする場合
は、トランジスタＱ，をＯＦＦ状態にし、トランジスタ
Ｑ６をＯＮ状態にする。
は、トランジスタＱ，をＯＦＦ状態にし、トランジスタ
Ｑ６をＯＮ状態にする。
この状態で転送トランジスタＱ４のソース端５はＶＤＤ
端子と導通する。
端子と導通する。
ＶＤＤ端子電位とＣＢ端子電位をクロックパルス電位以
上に保つと、ソース端５の電位は上昇し、トランジスタ
Ｑ４はカットオフ状態となる。
上に保つと、ソース端５の電位は上昇し、トランジスタ
Ｑ４はカットオフ状態となる。
即ちトランジスタＱ４は端子φ２にクロツクパルスが印
加されても常にＯＦＦ状態であるので、入力端子Ｂ側の
入力信号が転送されず、入力端子Ａ側の信号のみが転送
可能となる。
加されても常にＯＦＦ状態であるので、入力端子Ｂ側の
入力信号が転送されず、入力端子Ａ側の信号のみが転送
可能となる。
逆に入力端子Ｂ側の信号のみを転送する場合は、トラン
ジスタＱ５をＯＮ状態にし、トランジスタＱ８をＯＦＦ
状態にすればよい。
ジスタＱ５をＯＮ状態にし、トランジスタＱ８をＯＦＦ
状態にすればよい。
また、両入力信号の合成信号を得るには、端子ＣＡ，Ｃ
Ｂを共にアース電位にし、トランジスタＱ５，Ｑ６を共
にＯＦＦにすればよく、両入力信号は転送され、中間端
子６で合成され、Ｑ７以後のトランジスタにより出力段
まで転送される。
Ｂを共にアース電位にし、トランジスタＱ５，Ｑ６を共
にＯＦＦにすればよく、両入力信号は転送され、中間端
子６で合成され、Ｑ７以後のトランジスタにより出力段
まで転送される。
以上は２入力の場合について説明したが、多入力の場合
についても同様の手段で選択することが可能である。
についても同様の手段で選択することが可能である。
第５図は本発明の第２の実施例を示すもので、複数の並
列したＭＯＳ電荷転送素子列を任意に切換えて、単一の
出力端子に取り出すための回路例である。
列したＭＯＳ電荷転送素子列を任意に切換えて、単一の
出力端子に取り出すための回路例である。
該第５図回路で、複数の並列した電荷転送列に独立に入
力され、且つ遅延された信号を任意に選択し、出力回路
に取り出すための制御端子ＣＡ−ＣＥに印加すべき電位
と、取り出される入力信号との関係を下記の表に示す。
力され、且つ遅延された信号を任意に選択し、出力回路
に取り出すための制御端子ＣＡ−ＣＥに印加すべき電位
と、取り出される入力信号との関係を下記の表に示す。
以上のように本発明は、１種類の転送クロツクパルス電
源で駆動可能で且つ複数の入力端子に独立に印加された
入力信号の遅延信号を任意に選択して単一の出力回略に
取り出すことのできる半導体遅延装置を提供できるに至
った。
源で駆動可能で且つ複数の入力端子に独立に印加された
入力信号の遅延信号を任意に選択して単一の出力回略に
取り出すことのできる半導体遅延装置を提供できるに至
った。
第１図は本発明の原理を説明するため半導体遅延装置の
等価回路、第２図は第１図中間段の等価回路、第３図は
２入力の従来の半導体遅延装置の等価回路、第４図は本
発明の第１の実施例による等価回路、第５図は第２の実
施例による等価回路である。 Ａ〜Ｅ…入力端子、ＣＡ〜ＣＥ…入力選択用端子、Ｑ１
〜Ｑ１０…ＭＯＳトランジスタ、φ１、φ２…クロック
パルス入力端子。
等価回路、第２図は第１図中間段の等価回路、第３図は
２入力の従来の半導体遅延装置の等価回路、第４図は本
発明の第１の実施例による等価回路、第５図は第２の実
施例による等価回路である。 Ａ〜Ｅ…入力端子、ＣＡ〜ＣＥ…入力選択用端子、Ｑ１
〜Ｑ１０…ＭＯＳトランジスタ、φ１、φ２…クロック
パルス入力端子。
Claims (1)
- １ 信号の入力端子と、この信号の遅延出力を取り出す
ための出力回路と、ＭＯＳ型半導体を等価的に直列結合
してなる第１の電荷転送回路と、該第１の電荷転送回路
を駆動すべきクロツクパルスと同一のクロツクパルスに
よって駆動される回路であって上記入力端子とは別の入
力端子を一方の端に持ち且つ他方の端を上記第１の電荷
転送回路の直列結合の中間端子に共通に結合した複数個
の第２の電荷転送回路と、此等第１および第２の電荷転
送回路を形成するＭＯＳ型半導体の直列結合回路の中間
端子の電位を各電荷転送回略のそれぞれについて独立に
設定するための制御回路とを具備し、第１および第２の
電荷転送回路に入力され且つ遅延される入力信号を上記
制御回路により選択し上記出力回路に取り出すべく構成
したことを特徴とする半導体遅延装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10108274A JPS586329B2 (ja) | 1974-09-03 | 1974-09-03 | ハンドウタイチエンソウチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10108274A JPS586329B2 (ja) | 1974-09-03 | 1974-09-03 | ハンドウタイチエンソウチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5128458A JPS5128458A (ja) | 1976-03-10 |
| JPS586329B2 true JPS586329B2 (ja) | 1983-02-04 |
Family
ID=14291165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10108274A Expired JPS586329B2 (ja) | 1974-09-03 | 1974-09-03 | ハンドウタイチエンソウチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS586329B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019060928A1 (en) | 2017-09-20 | 2019-03-28 | Mcelroy Manufacturing, Inc. | MACHINE FOR CONNECTING PIPES BY FUSION |
-
1974
- 1974-09-03 JP JP10108274A patent/JPS586329B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019060928A1 (en) | 2017-09-20 | 2019-03-28 | Mcelroy Manufacturing, Inc. | MACHINE FOR CONNECTING PIPES BY FUSION |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5128458A (ja) | 1976-03-10 |
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