JPS5862926A - 同期信号発生回路 - Google Patents
同期信号発生回路Info
- Publication number
- JPS5862926A JPS5862926A JP56161116A JP16111681A JPS5862926A JP S5862926 A JPS5862926 A JP S5862926A JP 56161116 A JP56161116 A JP 56161116A JP 16111681 A JP16111681 A JP 16111681A JP S5862926 A JPS5862926 A JP S5862926A
- Authority
- JP
- Japan
- Prior art keywords
- output
- voltage
- inverted
- signal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1536—Zero-crossing detectors
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は交流信号を入力し、該交流信号と同期した方形
波を出莫する同期信号発生面＊に関する。
波を出莫する同期信号発生面＊に関する。
一般に交流信号と弼期した方形波信号！作る鳩舎ＫｕＦ
ａミツト回路等が用いられる。しかしＶ・ミツト回路に
＃１ヒスプリＶス特性があ）、入力され友交流信号の同
一電圧値で迅力信号を反転すること社できなかった。
ａミツト回路等が用いられる。しかしＶ・ミツト回路に
＃１ヒスプリＶス特性があ）、入力され友交流信号の同
一電圧値で迅力信号を反転すること社できなかった。
特ＫｌＦ４１１ｋｌＫ示す如く、交流電圧をダイオード
Ｄ１及びＤｇで各々半波整流した電圧を電源としそのタ
イミングＴ１及びＴａで表示素子、例えば発光ダイオー
ド（ｌ）、をメイナミッタ方式で点灯する場合、交流信
号ＡｃｔＦ、ミツト回路（２）ｋ印加〜５３１で表示を
行なうているー、しかし従来のＳ／ａミツ“トー回路（
２）を用い九場合に轄第２図に示す如く方形波出力Ａは
交流信号Ａの中点電圧と一致して反転する信号＆１にら
ず、ΔＴたけ遅れた信号となる。従って半波整流して得
ちれたタイミングＴ１及びＴｇと重なり不所望な点灯が
為される欠点があった。
Ｄ１及びＤｇで各々半波整流した電圧を電源としそのタ
イミングＴ１及びＴａで表示素子、例えば発光ダイオー
ド（ｌ）、をメイナミッタ方式で点灯する場合、交流信
号ＡｃｔＦ、ミツト回路（２）ｋ印加〜５３１で表示を
行なうているー、しかし従来のＳ／ａミツ“トー回路（
２）を用い九場合に轄第２図に示す如く方形波出力Ａは
交流信号Ａの中点電圧と一致して反転する信号＆１にら
ず、ΔＴたけ遅れた信号となる。従って半波整流して得
ちれたタイミングＴ１及びＴｇと重なり不所望な点灯が
為される欠点があった。
本発明は上述した点に鑑みて為されたものであシ、交流
信号の中点電圧と一致して反転する同期信号発生回路を
提供するものである。以下図面を参照して本発明を詳述
する。
信号の中点電圧と一致して反転する同期信号発生回路を
提供するものである。以下図面を参照して本発明を詳述
する。
第１３図は本発明の実施例を示す回路図であり、（４）
（５） （６）は各々第１、第２、第５のコンパレー
タ、（７）は第１の７リツプフロＶプ、（８）はゲート
回路、（９）は第２のフリップ７０ツブであ、る。
（５） （６）は各々第１、第２、第５のコンパレー
タ、（７）は第１の７リツプフロＶプ、（８）はゲート
回路、（９）は第２のフリップ７０ツブであ、る。
第１のコンパレータ（４）の←）入力と第２及び第３の
コンパレータ（５） （６）のｅ入力には電源電圧ＶＤ
Ｄが抵抗Ｒ１とＲａとで分割された電圧ｖ１がバイアス
電圧と”して印加され、更に交流信号ＡＣがコンデンサ
Ｃを介して印加される。バイアス電圧Ｖｌは抵抗Ｒｚ及
びＲ２の値に依１て任意に設定できるが１本実施例の場
合％Ｒ１ｓｗＲｇとして電源電圧Ｖ Ｄ ｙｖ−ｉ−に
設定している。また第１、第２及び第３のコンバレー、
夕（４） （６） （６）の他方の入力には各々抵抗１
’ｔｓ、Ｒｅ、Ｒｉ、’Ｒａで分割された基準電圧Ｖｓ
、Ｖｍ 、Ｖｍが印加されている。基準電圧ｖ２は交
流信号ＡＣの中心胃゛圧を検出する喪めにバイアス電圧
Ｍｌと等して設定され、基準電圧Ｖｉ゛ は交′流信
号ＡＣの中心電圧より高く、基準電圧ｖ４は中心電圧よ
り°低く設定され、更に中心電圧からＯ電圧幅が等しく
なる様に設定されている＊ ＊ｊち抵抗Ｒｓ、Ｒａ、Ｒ
１，Ｒ６の値はＲｓ ｓ＊Ｒａ 、Ｒ４−丘ｌと愈る様
に選ばれる。
コンパレータ（５） （６）のｅ入力には電源電圧ＶＤ
Ｄが抵抗Ｒ１とＲａとで分割された電圧ｖ１がバイアス
電圧と”して印加され、更に交流信号ＡＣがコンデンサ
Ｃを介して印加される。バイアス電圧Ｖｌは抵抗Ｒｚ及
びＲ２の値に依１て任意に設定できるが１本実施例の場
合％Ｒ１ｓｗＲｇとして電源電圧Ｖ Ｄ ｙｖ−ｉ−に
設定している。また第１、第２及び第３のコンバレー、
夕（４） （６） （６）の他方の入力には各々抵抗１
’ｔｓ、Ｒｅ、Ｒｉ、’Ｒａで分割された基準電圧Ｖｓ
、Ｖｍ 、Ｖｍが印加されている。基準電圧ｖ２は交
流信号ＡＣの中心胃゛圧を検出する喪めにバイアス電圧
Ｍｌと等して設定され、基準電圧Ｖｉ゛ は交′流信
号ＡＣの中心電圧より高く、基準電圧ｖ４は中心電圧よ
り°低く設定され、更に中心電圧からＯ電圧幅が等しく
なる様に設定されている＊ ＊ｊち抵抗Ｒｓ、Ｒａ、Ｒ
１，Ｒ６の値はＲｓ ｓ＊Ｒａ 、Ｒ４−丘ｌと愈る様
に選ばれる。
第１の７リツプフロツプ（７）はＮＡＮＤゲート（ロ）
（ロ）から成り、一方の入力には第１のコンパレータ（
４）の出力Ｎ１が、他方の入力には第２のコンパレータ
（６）の出力Ｎ怠が印加され、このフリップフリップ（
１）の状態反転は出力Ｎ１及び出力ＮｌＯ立ち下がりで
行なわれ、第１のブリ１デフロツプ（７）の出力Ｎ４は
ゲート回路（８）に印加される。
（ロ）から成り、一方の入力には第１のコンパレータ（
４）の出力Ｎ１が、他方の入力には第２のコンパレータ
（６）の出力Ｎ怠が印加され、このフリップフリップ（
１）の状態反転は出力Ｎ１及び出力ＮｌＯ立ち下がりで
行なわれ、第１のブリ１デフロツプ（７）の出力Ｎ４は
ゲート回路（８）に印加される。
ケ−）１１ｍ）（ｓ）ｅｌｊｌＤケ−）Ｏｓ（Ｈとイン
バータ（２）輔とから成り、ＡＮＤゲーグーには第５の
コンパレータ（６）の出力Ｎｓと第１の７リツプフロＶ
プｍ（Ｄ出力Ｎｓ とが印加され、ＡＮＤゲ−）ＨＫは
インバータａＩ曽を介して各々出力り及びＲ４と。
バータ（２）輔とから成り、ＡＮＤゲーグーには第５の
コンパレータ（６）の出力Ｎｓと第１の７リツプフロＶ
プｍ（Ｄ出力Ｎｓ とが印加され、ＡＮＤゲ−）ＨＫは
インバータａＩ曽を介して各々出力り及びＲ４と。
が印加される。即ちゲート回ＩＩ（＠）は第１の７リツ
）１．− ププロップ（７）の出力Ｎ４ Ｋ依９て制御され、第３
のコンパレータ（６）の出力Ｎｌ’及びその反転信号Ｒ
ｓを切シ換えて出力Ｎ＠及び８６ Ｋ出力するものであ
る。
）１．− ププロップ（７）の出力Ｎ４ Ｋ依９て制御され、第３
のコンパレータ（６）の出力Ｎｌ’及びその反転信号Ｒ
ｓを切シ換えて出力Ｎ＠及び８６ Ｋ出力するものであ
る。
第２のフリップフロップ（９）はＮｏ−Ｒグー）（Ｌｆ
ｉ（至）−から成り一１Ｎｏｎグー）（ロ）には出力Ｎ
ｓ−＝が、゛ＮＯＲゲー）グー［は出力Ｎ６が印−加
されその立ち上がりで状ａが反転し、ＮＯ′Ｒゲ：一ト
妨−の出力力（同期出□力０．ｔＴτとして出力される
。
ｉ（至）−から成り一１Ｎｏｎグー）（ロ）には出力Ｎ
ｓ−＝が、゛ＮＯＲゲー）グー［は出力Ｎ６が印−加
されその立ち上がりで状ａが反転し、ＮＯ′Ｒゲ：一ト
妨−の出力力（同期出□力０．ｔＴτとして出力される
。
次に第４図め波形図を参照して第５図に示された面賂図
め動作を説明すゐ、交流信号ＡＣは５０−１あ墨いは６
０．１４の商用周波数−が用いられ、この交流信号Ａ″
Ｃが゛コンデンサＣを介して入力されると各コンパ−レ
ータ（４）（５） （６）に印加−さ、れる入力電圧は
バイアス電圧■１を中心として贅化する。入力電圧が各
コンパレータ（４）、（ｆｒ）（ｊｓ）に設、定された
基準電圧Ｖｍ、■３、■４と一致す゛るとき、入力電圧
は低周波であるため基準電圧Ｖｚ、Ｖ３．Ｖｍとの一致
期間′が長くなつ九り、あるいは一致回数が数回となる
ため、各″：１ｙパレータ（４）（５） （〜Ｏ７Ｏ７
出力Ｎ１記Ｎ記ｓは接地Ｖ／＜！即ち１０”と電源Ｖぺ
Ａ／ＶＤＤ、即ち１″へとの間を数回往復するチャタリ
ングの様な現象を生じて出力Ｎｚ、Ｈａ、１．ｓが反転
すｌ入力電圧が十分高い電圧から下降し基準電圧ｖｓと
一致すると第１のコンパレータ（４）の出；＃”０”か
ら１′になるが、第１のフリップフリップ（ｎは反転せ
ずゲージ回路（８）には出力Ｎ４ Ｏ０”が印加されて
いる。このと亀、第６のコンパレータ（６）の出力Ｎｓ
は“１．′であるためグー ）回路（２）（ＤＡＮＤゲ
ー）グー（ＩＩは共に′０”を出力している。−１入力
端子が中点電位Ｖ［と一致すると第６のコンパレータ（
６）の出力Ｎｓはチャタリング現象を含んで′１”から
０”になシ、この出力Ｎｓの反転信号Ｎ８が印加された
ＡＮＤグー）鱒の論理積が取れ、出力Ｎ６が“ＯＮから
′１”になる、第２のフリップフリップ（９）は出力Ｎ
６の最初の立ち上が９に依９て反転−し同期出力０１）
Ｔが“１′と表る。
め動作を説明すゐ、交流信号ＡＣは５０−１あ墨いは６
０．１４の商用周波数−が用いられ、この交流信号Ａ″
Ｃが゛コンデンサＣを介して入力されると各コンパ−レ
ータ（４）（５） （６）に印加−さ、れる入力電圧は
バイアス電圧■１を中心として贅化する。入力電圧が各
コンパレータ（４）、（ｆｒ）（ｊｓ）に設、定された
基準電圧Ｖｍ、■３、■４と一致す゛るとき、入力電圧
は低周波であるため基準電圧Ｖｚ、Ｖ３．Ｖｍとの一致
期間′が長くなつ九り、あるいは一致回数が数回となる
ため、各″：１ｙパレータ（４）（５） （〜Ｏ７Ｏ７
出力Ｎ１記Ｎ記ｓは接地Ｖ／＜！即ち１０”と電源Ｖぺ
Ａ／ＶＤＤ、即ち１″へとの間を数回往復するチャタリ
ングの様な現象を生じて出力Ｎｚ、Ｈａ、１．ｓが反転
すｌ入力電圧が十分高い電圧から下降し基準電圧ｖｓと
一致すると第１のコンパレータ（４）の出；＃”０”か
ら１′になるが、第１のフリップフリップ（ｎは反転せ
ずゲージ回路（８）には出力Ｎ４ Ｏ０”が印加されて
いる。このと亀、第６のコンパレータ（６）の出力Ｎｓ
は“１．′であるためグー ）回路（２）（ＤＡＮＤゲ
ー）グー（ＩＩは共に′０”を出力している。−１入力
端子が中点電位Ｖ［と一致すると第６のコンパレータ（
６）の出力Ｎｓはチャタリング現象を含んで′１”から
０”になシ、この出力Ｎｓの反転信号Ｎ８が印加された
ＡＮＤグー）鱒の論理積が取れ、出力Ｎ６が“ＯＮから
′１”になる、第２のフリップフリップ（９）は出力Ｎ
６の最初の立ち上が９に依９て反転−し同期出力０１）
Ｔが“１′と表る。
即ち同期出力−ＯＵＴは入力電圧が中点電圧に一致した
最初の時点で“１”となるのである。
最初の時点で“１”となるのである。
次に入力電圧が基準電圧ｖ４と一致すると第２のコンパ
レータ（６）の出力Ｈａはチャタリング現象を生じて′
０”になる、′この出力Ｎｌの最初の立ち下がりで第１
・の７リツプフロｖｆ（ｎは反転しその出力Ｎａ ａ″
１”となシ”、ゲート回路（８）に印加される、出力Ｎ
４が“１”となることに依抄ゲート回路（８）が制御さ
れる。即ち出力Ｎ４が“０′のときは出力Ｎ３の立ち下
がりを反転して出力Ｎ・に出力し、出力Ｎ４が′１”の
ときは出力Ｎｓの立ち上がシを出力Ｎｓに出力する切り
換えグーＦとなっている。従って出力Ｎ４が′Ｍ１２と
表るとＡＮＤゲート（ロ）は遮断され出力Ｎ６は′０”
となるが、第２の７リツプフロツプ（９）けそのままの
状ａｔ保持している。
レータ（６）の出力Ｈａはチャタリング現象を生じて′
０”になる、′この出力Ｎｌの最初の立ち下がりで第１
・の７リツプフロｖｆ（ｎは反転しその出力Ｎａ ａ″
１”となシ”、ゲート回路（８）に印加される、出力Ｎ
４が“１”となることに依抄ゲート回路（８）が制御さ
れる。即ち出力Ｎ４が“０′のときは出力Ｎ３の立ち下
がりを反転して出力Ｎ・に出力し、出力Ｎ４が′１”の
ときは出力Ｎｓの立ち上がシを出力Ｎｓに出力する切り
換えグーＦとなっている。従って出力Ｎ４が′Ｍ１２と
表るとＡＮＤゲート（ロ）は遮断され出力Ｎ６は′０”
となるが、第２の７リツプフロツプ（９）けそのままの
状ａｔ保持している。
入力電圧が十分低い電圧から上昇し基準電圧ｖ４と一致
すると第２のコンパレータ（６）の出力Ｎｓはａ１′と
なるが第１のプリップフロップ（ｎは反転しまい、更に
入力電圧が上昇して中点電位Ｖｇと尋しくなると障６の
コンパレータ（６）の出力Ｎ３はチやタリムダ現象を生
じて′１”になる、従って今度はＡＮＤゲーグーに於い
て論理積がとれ出力Ｎｍがチャタリング現象を生じ七′
１”となる。
すると第２のコンパレータ（６）の出力Ｎｓはａ１′と
なるが第１のプリップフロップ（ｎは反転しまい、更に
入力電圧が上昇して中点電位Ｖｇと尋しくなると障６の
コンパレータ（６）の出力Ｎ３はチやタリムダ現象を生
じて′１”になる、従って今度はＡＮＤゲーグーに於い
て論理積がとれ出力Ｎｍがチャタリング現象を生じ七′
１”となる。
よりて第２のフリップフロップ０）は出力Ｎ６の最初の
立ち上が秒で反転し、同期出力ＯＵ Ｔ’［入力電圧が
中点電圧と最初に一致したとき“０”になるのである。
立ち上が秒で反転し、同期出力ＯＵ Ｔ’［入力電圧が
中点電圧と最初に一致したとき“０”になるのである。
更に入力電圧が上昇して基準電圧■３と一致すると第１
のコンパレータ（４）の出力Ｎｚはチャタリング現象を
生じて′０′となり、出力Ｎｘが最初に０”となったと
き第１の７リツプ７リツプ（７）が反転してその出力Ｎ
４ を０”とする、出力Ｎ４が“０”となることに依〕
グート回路（８）が制御され、出力Ｎ３が次に“０”と
なうたときその反転信号り８）が制御され、出力Ｎｓが
次に′０”となったときその反転信号ＡＮＤゲーグー４
から出力する。
のコンパレータ（４）の出力Ｎｚはチャタリング現象を
生じて′０′となり、出力Ｎｘが最初に０”となったと
き第１の７リツプ７リツプ（７）が反転してその出力Ｎ
４ を０”とする、出力Ｎ４が“０”となることに依〕
グート回路（８）が制御され、出力Ｎ３が次に“０”と
なうたときその反転信号り８）が制御され、出力Ｎｓが
次に′０”となったときその反転信号ＡＮＤゲーグー４
から出力する。
この様に入力電圧が基準電圧ｖ４以下にな、＆時及び基
準電圧Ｖｓ以上になうたときに反転する第１のフリップ
フロツプ（７）の出力でゲート回路−）を制御し、入力
電圧が中点電圧と一致したとき出力される信号で第２の
フリップフロ＊ ｆｌ）を反転させることに′依）、交
流信号の中点に完全に同期した同期信号が得られ墓ので
ある。
準電圧Ｖｓ以上になうたときに反転する第１のフリップ
フロツプ（７）の出力でゲート回路−）を制御し、入力
電圧が中点電圧と一致したとき出力される信号で第２の
フリップフロ＊ ｆｌ）を反転させることに′依）、交
流信号の中点に完全に同期した同期信号が得られ墓ので
ある。
第５肉は本発明の他の実施例を示す回路図であり、第３
図に示された回路と同一部分については同−記号及び番
号を付している。第５図の回路に於いて、第５因の回路
と異なる部分はバイアス電圧ＶｌＯ印加力法である。即
ち電源ＶＤＤと接地間に直列接続された抵抗Ｒ３、Ｒ４
、Ｒ６％ＲａＫ於いて抵抗Ｒ４とＲＢの接続点の基準電
圧Ｖｔが高抵抗′Ｒツを介してバイアス電圧ｖ１として
各コンパレータ（４） （５） （６）に印加されてい
る。この高抵抗Ｒ？は１ｒ１００にΩ程度以上の値が用
いられるので入力インピーダンスは高くな抄、交流信号
ＡＣの入力があっても基準電圧ｖａ％Ｖ３．Ｖ４への影
響は無い。
図に示された回路と同一部分については同−記号及び番
号を付している。第５図の回路に於いて、第５因の回路
と異なる部分はバイアス電圧ＶｌＯ印加力法である。即
ち電源ＶＤＤと接地間に直列接続された抵抗Ｒ３、Ｒ４
、Ｒ６％ＲａＫ於いて抵抗Ｒ４とＲＢの接続点の基準電
圧Ｖｔが高抵抗′Ｒツを介してバイアス電圧ｖ１として
各コンパレータ（４） （５） （６）に印加されてい
る。この高抵抗Ｒ？は１ｒ１００にΩ程度以上の値が用
いられるので入力インピーダンスは高くな抄、交流信号
ＡＣの入力があっても基準電圧ｖａ％Ｖ３．Ｖ４への影
響は無い。
また基準電圧Ｖｆがバイアス電圧ｖ１として用いられ下
いるための抵抗Ｒｓ、Ｒａ、Ｒｅ、Ｒｅのバラツキに一
依１°て基準電圧Ｖｍが変動した場合でも、バイアス電
圧ｖ１は基準電圧ｖ１と等己〈なり、第３のコンパレー
タ（荀は常に交流信号ＡＣの中点電圧でその出力Ｎ３が
反転するのであり、抵抗Ｒ４、Ｒｓ、Ｒｓ、Ｒｔのバラ
ツキに影響を受けない利点がある。その他の動作は第３
図に示された回路と全く同じ動作となるので説明を略す
。
いるための抵抗Ｒｓ、Ｒａ、Ｒｅ、Ｒｅのバラツキに一
依１°て基準電圧Ｖｍが変動した場合でも、バイアス電
圧ｖ１は基準電圧ｖ１と等己〈なり、第３のコンパレー
タ（荀は常に交流信号ＡＣの中点電圧でその出力Ｎ３が
反転するのであり、抵抗Ｒ４、Ｒｓ、Ｒｓ、Ｒｔのバラ
ツキに影響を受けない利点がある。その他の動作は第３
図に示された回路と全く同じ動作となるので説明を略す
。
また第３図及び第５図に示された回路に於いて、入力が
栃流信号ＡＣでなく方形波である場合、例えは本発明に
拘わる回路が集積回路等ＫＮいられその集積回路の試験
を行なう場合には、゛予め第１の７１ｙプフロツデ（ｎ
の出力Ｎ４とゲート回路体）と０間にわずかな時間出力
Ｎ４ｆ’遅延させて出力する遅延回路を挿入しておく、
なぜならば方形・波が入力され為と、第１、第２及び第
３の一ノパレー ｌ （４）（６）（６） Ｏ各々ノ出
力Ｎｚ、Ｎａ、’Ｎｓは同時に反転してしｔ％Ａ第１の
７リツプフロツプ（７）も出□カーＮｌ及びＲ８の反転
と同時に伏頗を変えでしまうため第４（２）に示された
出力Ｎｓ及びＲ６のパルス状の出力はゲート回路（８）
から出力されなくなり、第２のフリップフロップ（９）
の反転が為されなくなるから−である。従って遅延回路
を挿入するととく依シ第１のフリップフロ、プ（１）の
出力Ｎ４はやや遅れて出力される庭めゲージ回路（８）
の出力Ｎ６及びＲ６はその遅れた期間と等し込パルス幅
の出力となるのである。
栃流信号ＡＣでなく方形波である場合、例えは本発明に
拘わる回路が集積回路等ＫＮいられその集積回路の試験
を行なう場合には、゛予め第１の７１ｙプフロツデ（ｎ
の出力Ｎ４とゲート回路体）と０間にわずかな時間出力
Ｎ４ｆ’遅延させて出力する遅延回路を挿入しておく、
なぜならば方形・波が入力され為と、第１、第２及び第
３の一ノパレー ｌ （４）（６）（６） Ｏ各々ノ出
力Ｎｚ、Ｎａ、’Ｎｓは同時に反転してしｔ％Ａ第１の
７リツプフロツプ（７）も出□カーＮｌ及びＲ８の反転
と同時に伏頗を変えでしまうため第４（２）に示された
出力Ｎｓ及びＲ６のパルス状の出力はゲート回路（８）
から出力されなくなり、第２のフリップフロップ（９）
の反転が為されなくなるから−である。従って遅延回路
を挿入するととく依シ第１のフリップフロ、プ（１）の
出力Ｎ４はやや遅れて出力される庭めゲージ回路（８）
の出力Ｎ６及びＲ６はその遅れた期間と等し込パルス幅
の出力となるのである。
上述り如く本発明に依れば交流信号の所定レベＡ／（ｌ
ｉＩ施例では中点電圧）と完全に同期した信号が得られ
るものであり、第１図に示された表示装置に第３図又は
第５図に示された回路を用いることにより、表示素子の
電源のタイミングと重なることがなく、完全に同期した
信号で駆動することができるので、不所望な点が防止で
きるのである。
ｉＩ施例では中点電圧）と完全に同期した信号が得られ
るものであり、第１図に示された表示装置に第３図又は
第５図に示された回路を用いることにより、表示素子の
電源のタイミングと重なることがなく、完全に同期した
信号で駆動することができるので、不所望な点が防止で
きるのである。
第１図は従来のシ・ミツト回路を用いた表示装曾の回路
図、第２＠は第１図に示された回路の動作を示す波形図
、第３＠は本発明の実施例を示すす回路図である。 （４）（Ｂ） （ｓ） ’−”−第１、第２、第３のコ
ンパレータ、（ｎ−・−第１のツリッデフロッデ、（８
）−一ゲート回路ｓ （ｓ’）”’−第２の７リツプフ
ロツプ、 −第１図 ｐｔ 第２図 ｔＩ゛・３１’；Ｉ −１第４図 第ｓ＋−゛１ 負−
図、第２＠は第１図に示された回路の動作を示す波形図
、第３＠は本発明の実施例を示すす回路図である。 （４）（Ｂ） （ｓ） ’−”−第１、第２、第３のコ
ンパレータ、（ｎ−・−第１のツリッデフロッデ、（８
）−一ゲート回路ｓ （ｓ’）”’−第２の７リツプフ
ロツプ、 −第１図 ｐｔ 第２図 ｔＩ゛・３１’；Ｉ −１第４図 第ｓ＋−゛１ 負−
Claims (1)
- １、交流信号が一方の入力端子に印加され他方の端子に
各々基準電圧が設定され九第１、第２及び第５のコンバ
レーＩと、該第１及び第２の＝≧ ゛パレータの出力に
依勤状態反転がされる第１の７リツプフロｔプと、前記
第３０−ンパレーーの出力が印加され前記第１のフｌ−
デフロνデの出力に依）制御されるゲート回路と、該ゲ
ート回路の出力で状Ｓ反転がされる、第２の７リツプフ
ａ、デとを備え、前記第３のコンパン−夕に？定された
基準電圧と交流信号の電圧とが一致し九時点で前記第２
のフ１ｍプフＱｊデの反転が為されることを特徴とする
同期信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56161116A JPS5862926A (ja) | 1981-10-09 | 1981-10-09 | 同期信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56161116A JPS5862926A (ja) | 1981-10-09 | 1981-10-09 | 同期信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5862926A true JPS5862926A (ja) | 1983-04-14 |
Family
ID=15728904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56161116A Pending JPS5862926A (ja) | 1981-10-09 | 1981-10-09 | 同期信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5862926A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1093224A2 (de) * | 1999-10-11 | 2001-04-18 | Asm Automation, Sensorik, Messtechnik Gmbh | Impulsdetektor und Verfahren zur Detektion von sinusförmigen Impulsen |
-
1981
- 1981-10-09 JP JP56161116A patent/JPS5862926A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1093224A2 (de) * | 1999-10-11 | 2001-04-18 | Asm Automation, Sensorik, Messtechnik Gmbh | Impulsdetektor und Verfahren zur Detektion von sinusförmigen Impulsen |
| EP1093224A3 (de) * | 1999-10-11 | 2004-07-21 | Asm Automation, Sensorik, Messtechnik Gmbh | Impulsdetektor und Verfahren zur Detektion von sinusförmigen Impulsen |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3952213A (en) | Delayed pulse generating circuit | |
| JPS5862926A (ja) | 同期信号発生回路 | |
| JPH02141121A (ja) | 遅延回路及び遅延装置 | |
| JPH07280857A (ja) | パルス幅測定回路 | |
| JPH0585082B2 (ja) | ||
| JP3437046B2 (ja) | デューティ比補正回路 | |
| JPS6056332B2 (ja) | Ａ−ｄ変換回路 | |
| US4377740A (en) | Initializing circuit arrangement for a counter circuit | |
| JPS63261172A (ja) | 周波数検出回路 | |
| JP2546834B2 (ja) | パルス入力の処理回路 | |
| JPH04265012A (ja) | パワー・オン・リセット回路 | |
| JPS6019314A (ja) | パルス遅延回路 | |
| JPS6395732A (ja) | パワ−オンリセツト信号発生回路 | |
| JP2811854B2 (ja) | ディジタル回線終端制御装置 | |
| JPS60223226A (ja) | カメラ | |
| JPS6193714A (ja) | デユ−テイ変換回路 | |
| JPH0411409A (ja) | データ遅延回路 | |
| JPH0213489B2 (ja) | ||
| SU1100718A2 (ru) | Импульсный генератор | |
| JPS6240819A (ja) | しきい値電圧検出回路 | |
| JPS59214319A (ja) | 遅延装置 | |
| SU1499463A1 (ru) | Устройство допускового контрол | |
| JPS61164322A (ja) | パルス位相シフト回路 | |
| JPH0360525A (ja) | Ｐｗｍ方式ａ／ｄ変換器 | |
| JPH02213219A (ja) | 電源投入時のリセットパルス生成回路 |