JPS5860810A

JPS5860810A - 差動増幅器

Info

Publication number: JPS5860810A
Application number: JP15913181A
Authority: JP
Inventors: Kiyuuichi Haruyama; 晴山　「きゆう」一
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1981-10-06
Filing date: 1981-10-06
Publication date: 1983-04-11

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】差動増幅器に関する。

最近の集積回路（ＩＣ）化を・中心としたエレクトロニ
クスの発展につれて従莱困難とされてらるいろんな回路
のモノリシックＩＣ化（以下ＩＣ化と言うときはモノリ
シックＩＣ化を意味する。）が強ぐ要望されるに至って
いる。これらのなかの重要なものにリニアＩＣの基本回
路であるところの高精度差動増幅器がある。

従来かかる高精度差動増幅器は、第１図にその一例を糸
すように、差動増幅器１．２，３の三つの個別差動増幅
器を用いそれらの間に帰還抵抗網として外付けの高精度
抵抗からなる抵抗Ｒ１〜Ｒ，７を挿入し、増幅器１．２
のそれぞれの正相入力端子に差動アナログ入力信号Ｖｌ
、　Ｖ、を印加し増幅器３の出力端子から出力信号ｖｏ
を得るようになっている。

このように従来の高精度差動増幅器は個別差動増幅器と
外付けの高精度抵抗とからなっておシ、この高精度抵抗
のＩＣ化が困難であるためにＩＣ化が困難であるために
ＩＣ化ができていない。

又、従来の差動増幅器でもって利得設定を可変にするに
は機械的スイッチに頼らざるを得ない。

これは例えば、バイポーラトランジスタを用いてトラン
ジスタスイッチを形成すると、制御電極であるベースに
は無視し得ない大きさのペース電流が流れる丸めに、制
御信号と本来の信号線（コレクタからエミッタを通る線
）の分離が不完全となり制御電極をとおしての信号のリ
ーケージが生じること、更にはオン時のコレクタ・工ｔ
ｙタ間の残留オフセット電圧があるために増幅器の誤差
が大になることなどが生じるので、スイッチとしてｔよ
増幅器の特性を保持するためにリーケージの無い（リー
ケージインピーダンスの極めて高い。）ものが必要なた
めである。機械的スイッチをプログラマブルにすること
は装置が大型化するなど困難な問題が多いので、プログ
ラマブルな差動増幅器を得ることができない。仁のこと
は近時強くなっているマイク四プロセッサの制御により
利得設定を行わせたいというデータ収集システムなどの
要望を満たすことができない。

本発明の目的は、かかる従来の高精度差動増幅器に対す
る要望を満足するところの、モノリシックＩＣ化されか
つ利得設定が時変でプログ２４プルな差動増幅器を提供
することにある。

本発明の差動増幅器は、差動増幅器と切替手段を有する
帰還抵抗回路とを含む差動増幅器において、前記切替手
段が電界効果トランジスタから形成されるアナログスイ
ッチからなり、前記帰還抵抗回路が鎖状抵抗回路網から
なっている。

本発明の増幅器の第１の実施態様によれば、前記差動増
幅器が１個の差動増幅器、前記切替手段が１個のアナロ
グスイッチ回路網、前記帰還抵ｔが１個の鎖状抵抗回路
網からなシ、前記差動増幅器の出力端子と基準端子間に
前記鎖状抵抗回路網が挿入され、該鎖状抵抗回路網中の
任意の接続点が選択されて前記アナログスイッチ回路網
を介して前記差動増幅器の逆相入力端子につながるよう
に接続されて、前記差動増幅器の正相入力端子及び前記
基準端子に差動アナログ信号を入力し前記差動増幅器の
出力端子から出力信号が得られるようにしたことからな
っている。

本発明の増幅器の第２の実施態様によれば、前記差動増
幅器が第１、第２の差動増・幅器、前記切り、前記第１
０差動増幅器と前記第２の差動増幅器の出力端子間に前
記鎖状抵抗回路網が挿入され、該鎖状抵抗回路網中の任
意の接続点が選拓されてそれぞれ前記第１、第２のアナ
ログスイッチ回路網を介して前記第１、第２０差動増幅
器の逆相入力端子につながるよう接続され、前記第１、
第２の差動増幅器の正相入力端子に差動アナログ信号を
入力し前記第２の差動増幅器の出力端子から出力信号が
得られるようにしたことからなっている。

本発明の増幅器の第３の実施態様によれば、前記差動増
幅器が第１、第２、第３０差動増幅器、鎖状抵抗回路網
からなり、前記第１の差動増幅器Ｏ出力端子と前記第３
０差動増幅器の出力端子間に前記第１の鎖状抵抗回路網
が挿入され、該第１の鎖状抵抗回路網中の任意の接続点
が選択されてそれぞれ前記第１、第３のアナログスイッ
チ゛回路網を介して前記第１の差動増幅器の逆相入力端
子及び前記第３０差動増幅器の逆相入力端子にりながる
よう接続され、前記第２の差動増幅器の出力端子と基準
レベル端子間に前記第２の鎖状抵抗回路網が挿入され、
該第２の鎖状抵抗回路網中の任意の接続点が選択されて
それぞれ前記第２、第４．。

のアナログスイッチ回路網を介して前記第２の差動増幅
器の逆相入力端子及び前記第３の差動増幅器の正相入力
端子につながるよう接続され、前記第１１第２の差動増
幅器の正相入力端子に差動アナログ入力信号を入力し前
記第３の差動増幅器の出力端子から出力信号が得られる
ようにしたことからなっている。

以下本発明について図面を参照し詳細に説明する。

第２図に本発明の増幅器の第１の実施例の回路　　　　
゛ブレ２２図を示す。

差動増幅器１１と切替手段としての電界効果トランジス
タ（以下ＦＥＴという）アナログスイッチ回路網１２と
鎖状抵抗回路網１３とからなシ、差動増幅器１１の出力
端子と基準端子１７間に鎖状抵抗回路網１３が挿入され
、この鎖状抵抗回路網１３中の任意の接続点があらかじ
め所要の利得設定プログラムに従って選択されてそれぞ
れ接続線ｔ４ａ〜１４ｄ　によってアナログスイッチ回
路網１２を介して差動増幅器１１の逆相入力端子に接続
されそこの実施例の増幅器はできている。

この増幅器では、差動増幅器１１の正相入力端子１５に
Ｖ意、基準端子１７にＶｌの差動入力信号を入力すると
、鎖状抵抗網１３の基準端子１７とアナログスイッチ１
２までの抵抗値を８１％スイッチ１２から増幅器１１の
出力端子１６までの抵抗値をｉ’Ｌ、とすると利得Ｇは
、Ｇ＝（Ｒ１＋Ｒ意）Ａ！で与えられる。又、若し正相
入力端子１５が接地されて■２−０の場合にはＱ＝（→
Ｒｔ／凡ｌ（（へ）は位相が反転することを意味してい
る。）となる。

従って、この増幅器では制御信号（図示していない）に
よりスイッチ網１２を操作し鎖状抵抗網中の接続点が変
えられるのでそれに対応して帰還抵抗値が変シ増幅器の
利得がｉることになる°。九だしこの回路ではスイッチ
網が一つなので利得設定の範囲が限られることになる。

（なお詳しい動作説明などは後述の第３の実施例につい
て行うことにする。）第３図は本発明の増幅器の第２の実施例の回路プルツク
図を示す。

［１、第２０差動増幅器２１．２２と、ＦＥ’Ｉ’から
表る第１、第２のアナログスイッチ回路網２３．２４と
、鎖状抵抗回路網２５とからなり、第１の差動増幅器２
１の出力端子と第２０差動増幅器の出力端子３０間に鎖
状抵抗回路網２５が挿入され、この鎖状抵抗網２５中の
任意の接続点があらかじめ所要の利得設定プログラムに
従って選択されてそれぞれ接続線２６鳳〜２６ｄ及び接
続線２７ｉ〜２７ｄによって第１、第２の差動増幅器２
１．２２の逆相入力端子に接続され、第１、第２の差動
増幅器の正相入力端子２８．２９にそれぞれ差動アナロ
グ信号Ｖ１％　ｖ、を入力し第２の差動増幅器２２の出
力端子３０から出力信号■・を得るようにしたことから
この第２の実施例の増幅器はできている。

この増幅器の利得Ｇは、鎖状抵抗回路網２５の第２の差
動増幅器の出力端子３０（抵抗回路網の終端）から第２
のアナログスイッチ網２４１での抵抗値をＲＭｓスイッ
チ網２４とスイッチ網２３間の抵抗値（Ｒ麿に直列に第
１の差動増幅器の逆相入力端子２８間に挿入される抵抗
）をＲ１とすると、Ｇ＝（Ｒ１＋Ｒ＊　）／　Ｒ１で与
えられる。

又、若し増幅器２２の正相入力端子２９が接地されて■
３＝００場合には、Ｇ＝（へ）Ｒ／Ｒｔ（（へ）は位相
が反転することを意味している。）となる。

従ってこの実施例の増幅器は、このＲ１とＲ１の双方の
値を変えることによシ広範囲な利得設定を自由に行うこ
とができる。（なお、第３図でも制御信号は図示してい
ない。又詳しい動作説明などは第１、第２、第３の差動
増幅器３１．３２，３３４つ三つの差動増幅器と、ＰＥ
Ｔからなる第１１第２、第３、第４のアナログスイッチ
回路網゛３４．３５．３６．３７の四つの切替手段と、
第１、第２の鎖状抵抗回路網３８．３９の二つの帰還抵
抗回路網とからな’）ｓｊｌｌｌの差動増幅器３１の出
力端子とＲ３の差動増幅器３３の出力端子４６間に第１
の鎖状抵抗回路網３８が挿入され、この第１の鎖状抵抗
回路網３８中の任意の接続点があらかじめ所要の利得設
定プログラムに従って選蓼されてそれぞれ接続線４０１
〜４０ｄ及び接続線４１１１〜４１ｄによって第１のア
ナログスイッチ回路網３４及び第３のアナログスイッチ
回路網３６を介して第１０差動増幅器３１の逆相入力端
子及び第３０差動増幅器３３の逆相入力端子につながる
よう接続され、第２０差動増幅器３２の出力端子と基準
レベル端子４７間に第２の鎖状抵抗回路網３９が挿入さ
れ、この第２の鎖状抵抗回路網３９の任意の接続点があ
らかじめ所要の利得設定プログラムに従って選帆されて
それぞれ接続線４２ａ〜４２ｄ及び接続＠４３ａ〜４３
ｄによって第２０差動増幅器３２の逆相入力端子及び第
３０差動増幅器３３の正相入力端子につながるよう接続
され、第１、第２の差動増幅器３１．３２の正相入力端
子３４．３５に差動アナログ入力信号Ｖ１、Ｖ、を印加
し、第３の差動増幅器３３の出力端子卒６よシ出カ信号
■ｏが得られるようにしてこのが実施例の増幅器はでき
ている。なおこの図で４８はスイッチ回路網のスイッチ
の切替えを制御する制御部で４９はその制御信号である
。

この増幅器の利得Ｇは、第１と第２の抵抗網の抵抗値が
ともに等しく選定されるようにして、第３の増幅器３３
の出力端子４６から第３のスイッチ３６までの抵抗値を
Ｒ意、スイッチ３６とスイッチ３４間の抵抗値をＲ１と
してＧ　＝　Ｒ２／　Ｒ１で与えられる。

第５図は鎖状抵抗回路網とアナログスイッチ回路網の具
体的な一実施例を示し九本のである。

Ｒ１〜ＲＩＯ１１の同一抵抗値Ｒを有する１０５個の抵
抗が順次鎖状に接続されて周辺から中心に向って纏めら
れるよう配置され端子５１が第４図における出力端子４
６あるいは基準レベル端子４７に接続され、端子５２が
第１の差動増幅器３１’あるいはｊＩ２の差動増幅器３
２の出方端子に接続されている。又Ｓ１〜８１６はＦＥ
Ｔで形成されたアナログスイッチで、スイッチ８１．８
３、Ｒ５、Ｒ６，８７，８８％８９，８１５は第１のス
イッチ回路網３４あるいは第２のスイッチ回路網３５を
構成し、端子５３が差動増幅器３１あるいは差動増幅器
３２の逆相入力端子に接続され、スイッチ８２，８４．
８１０１８１１．８１２．８１３．８１４．８１６は第
３のスイッチ回路網３６あるいは第４のスイッチ回路網
３７を構成し、端子５４が差動増幅器３３の逆相入力端
子□あるいは正相入力端子に接続される。０１〜Ｃ８は
制御信号線でそれぞれインバータ回路Ａｌ−Ａ３　　に
ょシその反転された信号が制御信号ｌｌ１ｌＣ１′〜０
８′で印加されるようになっている。又ｓ　ＤＯ＠　Ｄ
　１　ｓ　Ｄ　ｚは制御信号であるン第６図はアナログ
スイッチの一例を示すもので、前述の第５図の回路図で
用いた第６図（ａ）のグラフィカルシンボルは同図［有
］）に示すように、Ｐチャンネル型とＮチャンネル型の
ＭＯ８ＦＥＴＱ、、Ｑ、のソース電極Ｓ及びドレイン電
極りを共通接続したものを表わしている。このアナログ
スイッチはＰＥＴＱｌのゲートＧ、が％Ｑ　Ｉ、　ＦＥ
ＴＱ意のグー）Ｇｓが１１　′になると（ｈ、Ｑ意とも
にオンとなシ、反対に０１が％１１．　Ｑ意が一θ′に
な、るとＱ！、Ｃ８ともにオフとなるスイッチ動作を行
う。周知のようにＦＥＴのゲートのインビーダンスは極
めて高いのでこのスイッチは制御信号と本来の信号線（
ＦＥＴのソースとドレインを通る線。）とは完全に分離
されるのでスイッチ挿入に伴う信号のり一ケージは零と
なり機械的スイッチと同じである。

一方オン時には若干のオン抵抗を有するけれども、たと
えオン抵抗がありたとしても第２図〜第４図力端子にな
っているので無視できる。従ってこのスイッチは多接点
の切替スイッチ素子としては埋火に、この一実施例の増
幅器の動作を８１表に示す利得設定例を参照して詳しく
説明する。第１表の第１欄は制御信号り、、Ｄｌ、Ｄ、
、の組合せを、第２欄は利得設定値を、第３欄は第１、
第２の鎖状抵抗網がそれぞれ第２、第４のスイッチ回路
網及び第１、第３のスイッチ回路網によυ理次された抵
抗値Ｒ，とＲ１の比Ｒ＊／Ｒｔ（この増幅器の利得とな
る。）を、第４欄はＲ１＋Ｒｆｉ　を、第５欄は第１、
第２のスイッチ回路網の選梗した鎖状抵抗網のタップ番
号（第５図中で３）などのように示す。）を、第５欄は
第３、第４のスイッチ回路網の選択した鎖状抵抗網のタ
ップ番号を表わしている。

第　　　１　　　表（１）Ｄ意ＤＩＤ・＝１１０の場合。

第５図において、制御信号線Ｃ２に１１′が信号線Ｃ２
’に１０′が印加されるので、スイッチ８９と８１３が
オンとなυ、端子５３はタップ番号１０１に、端子５４
はタップ番号１００に接続される。この結果Ｒ１はＲ（
＝ＩＯＩＲ−１０ＯＲ）。

Ｒ，は１００Ｒとな’）ｓ　Ｒｓ／Ｒｔ−１００Ｒ／Ｒ
。

Ｒ１＋Ｒ１＝ＩＯＩＲとなる。す表わち設定利得として
×１００が得られる。

（２）ＤｌＤＩＤ・；０１０の場合。

第５図において、信号線Ｃ６に１１′が０６′に１０′
が印加されるのでスイッチＳ２と８６がオンとなり端子
３３はタップ番号１０２に、端子５４はタップ番号８５
に接続される。この結果Ｒ１は１７Ｒ（−１０２Ｒ−８
ＳＲ）、Ｒ１は８５Ｂとな９．１’Ｌ１　／Ｒｔ　−８
５Ｒ／　１７Ｒｓ　Ｒｔ　十Ｒｓ　−１０２Ｒとなる。

すなわち設定利得として×５が得られる。

（３）Ｄ意ＤＩＤｇの０００の場合。

第５図において、信号線Ｃ８に％１１がＣ８°′に１０
′が印加されるので、スイッチＳ８と８１４がオンとな
シ端子５３はタップ番号１０２に、端子５４はタップ番
号５１に接続される。この結果Ｒ１は５１Ｒ（”１０２
Ｒ−５１Ｒ）、　Ｒ寓は５１Ｂとなり、Ｒ寓／Ｒ１−５
１Ｒ１５１Ｒ，Ｒ１＋Ｒ鵞−１０２Ｒとなる。すなわち
設定利得として×１が得られる。

以下同様にして第５図に示した回路では第１表に示す利
得設定を行うことができる。なおり、ＤＩＤ＠＝−１１
１の場合は端子５５（差動増幅器３１あるいは差動増幅
器３２の出力端子に接続されている。）及び端子５６（
外部抵抗挿入端子に接続されている。）によシ外部から
設定されるようになっている。

第７図は鎖状抵抗回路網とアナログスイッチ回路網の具
体的な他の実施例を示したものである。

第５図の回路とはスイッチ網の形成が異るのみである。

スイッチ８２３．８２４．８２５．８２６．８２９．８
３０．８３２，８３３紘第１のスイッチ回路網３４ある
いは第２のスイッチ回路網３５を構成し、スイッチ８２
１．８２２％８２７，８２８，８３１゜８３４．８３５
．８３６は第３のスイッチ回路網３６あるいは第４のス
イッチ回路網３７を構成している。

第２表はこの回路における利得設定例を示したもので２
進化重み付は利得設定になっている。なお表の表わし方
は第１と同じである。（シカ下ネー臼ン第　　　２　　
　表次に、ＩＩＥ２表を参照して第７図の回路の動作を説明
する。この動作の仕組みは第５図の回路の場合と全く同
じなので、ここでは制御信号Ｄ２ＤＩＤ。

翼００１の場合についてのみ説明する。

Ｄ意ＤＩＤ・＝００１の場合には、信号線Ｃ７に％１′
が０７′に％６１が印加されるので、スイッチ８２６及
び８３４がオンとなシ端子５３はタップ番号１０２に、
端子５４はタップ番号３４に接続される。この結果電は
６８　Ｒ（＝　１０２Ｒ−３４Ｒ）、Ｒ，は３４Ｂとな
りＲ１／　Ｒｔ　−３４Ｒ／　６８Ｒ、Ｊ＋Ｒ＊−１０
２Ｂとなる。すなわち設定利得としては×１７２が得ら
れる。このようにしてこの実施例の回路の場合には、設
定利得として、１／４．１／２％　１．２．４、・・・
・・・、３２のように２進化重み付けし丸ものが得られ
る。

以上、第５図及び第７図にその一例を示したように、こ
の一つの鎖状抵抗網とそれぞれ二つのアナログスイッチ
回路網を組み合せることにより設定の自由度が非常に大
となシより広範な設定利得を得ることができる。

なお、以上の説明においては制御部４８（第４図）の説
明を省略したが、制御信号り雪、Ｄｌ、Ｄ・がデコーダ
によシ８ビットの信号（第５図及び菖７図参照）に替え
られ、８つの組合せ信号としてスイッチ回路網に印加さ
れ、前述のように例えばり、ＤＩＤｏ！１１１のと１＆
には信号＠Ｃ１が１１′に０１′が′Ｏ′に表るように
配列されている。更にこの制御信号の制御をマイクロプ
ロセッサと直りシックＩＣ化について説明する。

第８図は第２．３．４図の回路における差動増幅器をＭ
ＯＳＦＥＴを用いて構成した回路図の一例を示す。図で
Ｑｌ−Ｑ−はＮチャンネルｇＦＥＴ＝　Ｑ＊〜Ｑ１゜は
Ｐチャンネル型ＦＥＴである。

Ｑｓ、Ｑｘｏのゲートに差動入力信号端子６２及び６１
よりそれぞれ差動入力信号ｖ３及びＶｌが印加され、差
動増幅された出力信号Ｖ、がＱ、のソースからＱｓを介
して出力端子６３から出力されるようになっている。Ｑ
ｓ％Ｑ４はＱ・ｓ　Ｑｔｏのは周波数補償用の容量であ
る。。

以上説明してきた。第６図に示し九ＭＯ８型ＦＥＴによ
るアナログスイッチ、第８図に示したＭＯ８製差動増幅
器並びに第５図あるいは第７図に示した鎖状抵抗として
例えば拡散抵抗を用いれば、第２図〜第４図に示した本
発明の実施例の増幅器を全部モノリシックＩＣとして一
枚のシリコンチップに形成することができる。

この場合、鎖状抵抗回路網は第５図に示すように％　Ｒ
１−Ｒ１ｇ＋１　　の同一抵抗値を有する１０５個の抵
抗が順次鎖状に接続されて周辺から中心に向って埋めら
れるよう配置しであるので、モノリシックＩＣ化し九場
合の重要問題の一つであるところの抵抗のチップ上の位
置に起因する抵抗値の製造バラツキ及びチップ温度のバ
ラツキによる抵抗値のバラツキが互に相殺されるように
なシ精度の高い設定利得が得られる。

更に、アナログスイッチ回路網として第６図に示したＰ
チャンネル型ＭＯ８ＦＥＴとＮチャンネル９ＭＯ８ＦＥ
Ｔとを並列接続したＭＯ８飄スイッチを用いているので
、前述のように制御系と信号系とが完全に分離される結
果、このＭＯ８型スイッチの挿入によシ差動増幅器動作
に影響を及ぼすことがない。更に差動増幅器の入力イン
ピーダンスは極めて高いのでこのスイッチのオン抵抗は
無視できるので正確な利得設定ができる。かくしてこれ
らの実施例の増幅器はＩＣ化により低コストでかつ高信
頼性のものが得られるという効果がある。

更に、鎖状抵折網とアナログスイッチ回路網を組合せる
ことによシ任意の利得設定があらかじめ定められたプロ
グラムに従って設定できるので、ｉイクロプロセッサコ
ンパチビリティを有するとともに、Ａ／Ｄ変換器、マイ
クロブ胃セッサとともにデータ収集システムを構成した
場合、微少入力電圧を所定の利得で増幅しＡ／Ｄ変換す
ることができ、Ａ／Ｄ変換器の分解能に比して着しくダ
イナミックレンジの広いデータ処理システムヲ容品に構
成できることが可能になるという効果も有する。

なお、上述の説明においては差動増幅器が１〜３個から
なる高精度差動増幅口を採シ上げた゛が、本発明の要旨
は何もこれに限るわけではなく、他のいろいろな組合せ
回路からなる差動増幅器の場合にも％ＰＥＴで形成され
るアナログスイッチ回路と鎖状抵抗網とを適当に組合せ
ることによシ、同様に適用することができる。要は、切
替手段としてＦＥＴスイッチ回路と帰還抵抗回路として
鎖状抵抗網を用いることによシ本発明の要旨は適用され
ることになる。

又、上述の説明においては、電界効果トランジスタとし
てＭＯＳＦＥＴを採シ上げたが、これも今一般に絶ａｌ
ｌゲ−）！１（ＭＩＳｍ）ＦＥＴ、　更には接合型’Ｆ
　Ｅ　Ｔであっても良いことは勿論である。

これに伴い差動増幅器もＭＯＳ型に限らずＭＩＳ型ある
いはバイポーラ製であっても良いことになる。

なお又鎖状抵抗の数を１０５個としたがこれに限るもの
でないことはいうまでもない。

以上詳細に説明し九通シ、本発明の差動増幅器は、切替
え手段として理想的な電圧スイッチ特性を有する電界効
果トランジスタから形成されるアができるとともに利得
設定がグログ２人可能である。これに伴い従来に比して
小形化され低コストでかつ高信頼性の増幅器が得られる
とともに、マイクロプロセッサコンパチビリティを有し
、ム／Ｄ変換器、マイクロプロセッサとによシＡ／Ｄ変
換器の分解能に比して著しくダイナミンクレンジの広い
データ処理システムを容易に構成できるなどの大きな効
果を有する。

【図面の簡単な説明】

第１図は一従来例の差動増幅器の回路図、第２図、第３
図、第４図はそれぞれ本発明の一実施例の差動増幅器の
り四ツク図、第５図及び第７図は鎖状抵抗回路網とアナ
ログスイッチ回路網の具体的な２つの実施例の回路図、
第６図はアナログスイッチめ具体的な一実施例を示す図
、第８図はＭＯＳＦＥＴで構成し九差動増幅器の一例を
示す回路図である。Ｌ　２．３％・・・・・・差動増幅器、Ｒ１′〜Ｒ７′
・・・・・・抵抗ｓ　ｖ、　、ｖ、・・・・・・差動ア
ナログ入力信号、■。・・・・・・出力信号、１１．２１．２２．３１．３２
，３３・・・・・・差動増幅器、　１２％　２３．２４
．３４．３５．３６．３７・・・・・・アナログスイッ
チ回路網Ｓ　　１３．２５．３８．３９・・・・・・鎖
状抵抗回路網、１４ａ〜１４ｄ、２６８〜２６４１２７
８〜２７ｄ、４０ａ〜４０ｄ１４１ａ〜４１ａ。４２ａ　〜４２ｄ、４３ａ　〜４３ｄ−−−−・−接続
線、　　１５．２８２９、４４．４Ｂ・・・・・・差動
増幅器の正相入力端子、１６゜３０．４６・・・・・・
差動増幅器の出力端子、１７．４７・・・・・・基準レ
ベル端子、４８・・・・・・制御部％４９・・・・・・
制御信号、５１〜５６．６１〜６３・・・・・・端子、
８１〜８１６．８２１〜８２６・・・・・・アナログス
イッチ、Ｒ１−Ｒ１（１１・・・・・・抵抗、（）〜（
）・・・・・・タップ番号、０１〜Ｃ８、ＣＩ’〜Ｃ８
’・・・・・・制御信号線、Ｑ＊Ｑ−・・・・・・Ｎチ
ャンネルｆｉＦＥＴ％Ｑ参〜Ｑｔ−・・・・・・Ｐｆキ
ャンネルＦＥＴ、６４・・・・・・ＶＤＤ電源端子、６
５・・・・・・Ｖａｌ電源端子。代理人　弁理士　　内　原　　　晋卒１品誉３図殆θ刀

Claims

【特許請求の範囲】（１）差動増幅器と切替手段を有する帰還抵抗回路とを
含む差動増幅器において、前記切替手段が電界効果トラ
ンジスタから形成されるアナログスイッチからなシ、前
記帰還抵抗回路が鎖状抵抗回路網幅器の出力端子と基準
端子間に前記鎖状抵抗回路網が挿入され、該鎖状抵抗回
路網中の任意の接続点が選択されて前記アナログスイッ
チ回路網を介して前記差動増幅器の逆相入力端子につな
がるように接続されて、前記差動増幅器の正相入力端子
及び前記基準端子に差動アナログ信号を入力し前記差動
増幅器の出力端子から出力信号が得られるようにしたこ
とを特徴とする特許請求の範囲第（１）項に記載の差動
増幅器。（３）前記差動増幅器が第１、第２の差動増幅器、前ら
なシ、前記第１の差動増幅器と前記第２０差動増幅器の
出力端子間に前記鎖状抵抗回路網が挿入され、該鎖状抵
抗回路網中の任意の接続点が選択されてそれぞれ前記第
１、第２のアナログスイッチ回路網を介して前記第１、
第２の差動増幅器の逆相入力端子につながるよう接続さ
れ、前記第１、第２の差動増幅器の正相入力端子に差動
アナログ信号を入力し前記第２０差動増幅器の出力端子
から出力信号が得られるようＫしたことを特徴とする特
許請求の範囲第（１）項に記載の差動増幅器。（４）前記差動増幅器が第１．第２．第３の差動増幅２
の鎖状抵抗回路網からなシ、前記第１の差動増幅器の出
力端子と前記第３０差動増幅器の出力端子間に前記第１
の鎖状抵抗回路網が挿入され、該第１の鎖状抵抗回路網
中の任意の接続点が選蓼されてそれぞれ前記第１、第３
のアナログスイッチ回路網を介して前記第１の差動増幅
器の逆相入力端子及び前記第３の差動増幅器の逆相入力
端子につながるよう接続され、前記第２の差動増幅器の
出力端子と基準レベル端子間に前記第２の鎖状抵抗回路
網が挿入され、該第２の鎖状抵抗回路網中の任意の接続
点が選択されてそれぞれ前記第２、第４のアナログスイ
ッチ回路網を介して前記第２の差動増幅器の逆相入力端
子及び前記第３の差動増幅器の正相入力端子につながる
よう接続され、前記第１、第２の差動増幅器の正相入力
端子に差動アナログ入力信号を入力し前記第３の差動増
幅器の出力端子から出力信号が得られるようにしたこと
を特徴とする特許請求の範囲第（１）項に記載の差動増
幅器。