JPS5856289A - 永久電流メモリ装置 - Google Patents
永久電流メモリ装置Info
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- JPS5856289A JPS5856289A JP56152909A JP15290981A JPS5856289A JP S5856289 A JPS5856289 A JP S5856289A JP 56152909 A JP56152909 A JP 56152909A JP 15290981 A JP15290981 A JP 15290981A JP S5856289 A JPS5856289 A JP S5856289A
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/44—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using super-conductive elements, e.g. cryotron
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- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はジョセフソン素子を用いた永久電流メモリ装置
に係り、特に永久電流ループ全立体的に構成することに
より集積度を上げることが可能な永久電流メモリ装置に
関する。
に係り、特に永久電流ループ全立体的に構成することに
より集積度を上げることが可能な永久電流メモリ装置に
関する。
一般に、永久電流メモリ装置のメモリセルは。
書込み制御線路を流れる電流に感応して電圧状態または
超伝導状態になる書込み用ジョセフソン累子全含む永久
電流ループと、そのループを流れる電流に感応して電圧
状態″ｆ、たは超伝導状態になる読出し用ジョセフソン
素子とヲ備えている。
超伝導状態になる書込み用ジョセフソン累子全含む永久
電流ループと、そのループを流れる電流に感応して電圧
状態″ｆ、たは超伝導状態になる読出し用ジョセフソン
素子とヲ備えている。
従来の永久電流メモリ装置のメモ１ノセルは、永久電流
ループが平面的に配置されていたので、ル〜プの内側の
空間が水平方向に広がり金持ち、従って所要面積が大き
く、集積化に適芒ないという問題があった。
ループが平面的に配置されていたので、ル〜プの内側の
空間が水平方向に広がり金持ち、従って所要面積が大き
く、集積化に適芒ないという問題があった。
本発明のＮ的は、永久電流ループを立体的に構成するこ
とによジルーズの内側の甲聞が鉛直方向に広がるように
し、それによジ永久′Ｖぽ１Ｋｔメモリ装置ηのメモリ
セルの平面上での寸法の縮少を図り。
とによジルーズの内側の甲聞が鉛直方向に広がるように
し、それによジ永久′Ｖぽ１Ｋｔメモリ装置ηのメモリ
セルの平面上での寸法の縮少を図り。
集積化に適したものにすることにある。
以下１本発明の実施例ケ添＋Ｉｆｌの図面にもとついて
、従来例とｚＪ比して１５？、明する。
、従来例とｚＪ比して１５？、明する。
第１図ｉ丁本発明に係る水入、４ｉ流メモリ装置Ｎの１
つのメモリセルの等価１す１路図である。第１１１ ｊ
ｒ（おいて、永久電流ループ１は俳口み用ジョセフソン
素子Ｊ１とインダクタンスＬ１．Ｌ２を含んでいる。
つのメモリセルの等価１す１路図である。第１１１ ｊ
ｒ（おいて、永久電流ループ１は俳口み用ジョセフソン
素子Ｊ１とインダクタンスＬ１．Ｌ２を含んでいる。
バイアス電雌紳路２，２′が永久′市流ループ１に接続
さＱている。書込み７１１υ御憇［３が￥７７込み用ジ
ョセフソン素子Ｊ、に対向するようＶＣ走ｒ丁シて因る
。ｄ口出し用バイアス電流源路４が永久１４ｉ流ルーフ
ｌの１部に平行に走行しており、線路４ぼ請出し用ジョ
セフソン素子Ｊ２に含んでいる。
さＱている。書込み７１１υ御憇［３が￥７７込み用ジ
ョセフソン素子Ｊ、に対向するようＶＣ走ｒ丁シて因る
。ｄ口出し用バイアス電流源路４が永久１４ｉ流ルーフ
ｌの１部に平行に走行しており、線路４ぼ請出し用ジョ
セフソン素子Ｊ２に含んでいる。
（３）
第１図の回路の動作全説明すると、書込み’を流■ッが
零の状態でバイアス電流１１）を供給すると。
零の状態でバイアス電流１１）を供給すると。
インダクタンスＬ、、Ｌ２が等しい場合、バイアス電流
１ｂにルーツ１内を斤右に均等に流れる。次いで Ｍ坪
込みｒｕ流ＩＷを庫路３に供給すると、ジョセフソン素
子Ｊ１は電子状ｐちに変ジＪ１の両端に批抗が発生し、
ループ１内の電流は殆んど右の分枝にのみ流れる。その
後書き込み屯銃Ｉｗ’に零とした後バイアス電流１ｂ”
Ｃ減少させると、ループ１の左右の分枝を流れる電流は
左右で等１−り減少し。
１ｂにルーツ１内を斤右に均等に流れる。次いで Ｍ坪
込みｒｕ流ＩＷを庫路３に供給すると、ジョセフソン素
子Ｊ１は電子状ｐちに変ジＪ１の両端に批抗が発生し、
ループ１内の電流は殆んど右の分枝にのみ流れる。その
後書き込み屯銃Ｉｗ’に零とした後バイアス電流１ｂ”
Ｃ減少させると、ループ１の左右の分枝を流れる電流は
左右で等１−り減少し。
遂ＶＣは左の分枝の電流が負となって右回ジの永久′電
流がループ内全流れ続ける。こうして書込み動作に終了
する。この書込みデータ金論理「１」とすると、崗１ｉ
１！ ｒ ＯＪのデータ金省込むためには。
流がループ内全流れ続ける。こうして書込み動作に終了
する。この書込みデータ金論理「１」とすると、崗１ｉ
１！ ｒ ＯＪのデータ金省込むためには。
１１） と逆方向のバイアス電流を供給すればよい。
読出しと行う／ζめＰＣに、バイアス電流Ｉｉ）全増加
することによｆ）胱出し用ジョセフソン素子全スイッチ
ングすれはよい。
することによｆ）胱出し用ジョセフソン素子全スイッチ
ングすれはよい。
第２図は従来の永久′厄流メモリ装置のメモリセルの構
造を示す平面図である。第２図に示される（４） ように、永久電流ループ１に平面に矩形を形成して配置
でれており、この矩形の下辺および下辺にバイアス電流
源路２，２′が電気的に結合している。
造を示す平面図である。第２図に示される（４） ように、永久電流ループ１に平面に矩形を形成して配置
でれており、この矩形の下辺および下辺にバイアス電流
源路２，２′が電気的に結合している。
矩形の左辺において永久′亀姫ループ１の下部電極と十
ＭＩＳ寅極が薄い絶縁層（ＩＺＩ示せず）を介してｎ（
なっておジ、その兜なりｔ）１３分が慢込みノＪＪジョ
セフンン素子Ｊ、である。Ｊ、の土を１込み１ｌＩｌＩ
側１腺路３が走行している。矩形の右辺の１・゛で１ｆ
７ｅｌｌｌｌ〜Ｊｆｌバイアス電流勝路４が走行してい
る。航出し用バイアス＊流線路４の中に矩形の右辺にえ
」向してｂｉｔ出し用ショセフノン素子Ｊ、が設けられ
ている。
ＭＩＳ寅極が薄い絶縁層（ＩＺＩ示せず）を介してｎ（
なっておジ、その兜なりｔ）１３分が慢込みノＪＪジョ
セフンン素子Ｊ、である。Ｊ、の土を１込み１ｌＩｌＩ
側１腺路３が走行している。矩形の右辺の１・゛で１ｆ
７ｅｌｌｌｌ〜Ｊｆｌバイアス電流勝路４が走行してい
る。航出し用バイアス＊流線路４の中に矩形の右辺にえ
」向してｂｉｔ出し用ショセフノン素子Ｊ、が設けられ
ている。
第２図の永久？を流メモリセルにおいでぼ、矩形の内側
の空間Ｓは平面的に広がっている無駄な狽域であり、こ
のを間Ｓの存在の故に装ｍの平面上での面積が大きくな
っており、染４丁（化に小滴な構造となっている。
の空間Ｓは平面的に広がっている無駄な狽域であり、こ
のを間Ｓの存在の故に装ｍの平面上での面積が大きくな
っており、染４丁（化に小滴な構造となっている。
第３図に本発明の一実施例による永久′市尚メモリ装置
のメモリセルの構造をホ丁−）’１ｌｒｉ図、第４図ぼ
第３凶のＩＶ −ＩＶ’線断面図である。第３図および
第４図において、シリコン基板５の−ににＮｂ膜のグラ
ンドプレーン６が形成されており、その土にＳｉＯが急
増された絶縁層７が形成されている。
のメモリセルの構造をホ丁−）’１ｌｒｉ図、第４図ぼ
第３凶のＩＶ −ＩＶ’線断面図である。第３図および
第４図において、シリコン基板５の−ににＮｂ膜のグラ
ンドプレーン６が形成されており、その土にＳｉＯが急
増された絶縁層７が形成されている。
ＳＩＯ絶縁層７の上に超伝導＋ｒ科の下部電極］ａが形
成さ九てお９．その一方の端部は書込み用ジョセフソン
菓子Ｊ１の形成のための絶に層８を介して超電Ｓ材料の
」二賢１ｊ箪極１ｂの一端と接合している。
成さ九てお９．その一方の端部は書込み用ジョセフソン
菓子Ｊ１の形成のための絶に層８を介して超電Ｓ材料の
」二賢１ｊ箪極１ｂの一端と接合している。
下ｍ電極１ａの他端は上部電極］ｂの他端と接合し、超
伝導コンタクト（９）全形成している。絶縁層８ぼ超伏
導体の酸化物からなり、鉛の超伝導体音用いる場合にげ
鉛酸化物である。下部電極１ａ。
伝導コンタクト（９）全形成している。絶縁層８ぼ超伏
導体の酸化物からなり、鉛の超伝導体音用いる場合にげ
鉛酸化物である。下部電極１ａ。
絶縁層８．上部電極１ｂ、および接合９全通るループは
永久電流ループ１紫構成している。この永久電流ループ
ｌの内偵ＩＫ読出し用ジョセフソン素子Ｊ１が配置さ扛
ている。第３図および第４図に示したメモリセルの等価
回路に第１図と同等であり。
永久電流ループ１紫構成している。この永久電流ループ
ｌの内偵ＩＫ読出し用ジョセフソン素子Ｊ１が配置さ扛
ている。第３図および第４図に示したメモリセルの等価
回路に第１図と同等であり。
動作説明に省略する。
第３図および第４図から明らかなように、永久′ＨＬ訛
ルーグｌ内の空間Ｓ′に鉛直力向に広がっており、この
ため、永久電流メモリセルの平面上の所要面積は従来と
比較して大幅に減少した。例えば。
ルーグｌ内の空間Ｓ′に鉛直力向に広がっており、この
ため、永久電流メモリセルの平面上の所要面積は従来と
比較して大幅に減少した。例えば。
第２図の従来例では、装部の幅が約３０μであったのが
、第３図の実施例では、装置の幅が約１０μであり、長
さについては第２図と第３図で実質的に等しく、ジョセ
フソン累子の長さの約３倍である。従って、第３図の実
Ｍ！、１例に」：る平面上の所要面積は第２図の従来例
の約３分の１となった○第３図および第４図に示したメ
モリセル全多数集積化して、第５図に示すように７トリ
ソクス状に配置する場合、以下に述べる問題が生じる。
、第３図の実施例では、装置の幅が約１０μであり、長
さについては第２図と第３図で実質的に等しく、ジョセ
フソン累子の長さの約３倍である。従って、第３図の実
Ｍ！、１例に」：る平面上の所要面積は第２図の従来例
の約３分の１となった○第３図および第４図に示したメ
モリセル全多数集積化して、第５図に示すように７トリ
ソクス状に配置する場合、以下に述べる問題が生じる。
すなわち、第５図に示すように１通常ｒよ、バイアス電
＋Ｘ線路２全書込み制側■路３および読出（２用）々イ
アスミ流純路４とｒば交するように配線する。これに、
書込み時にｔ／′：Ｊ、バイアス電ｍｌ路２と得込み？
ｔｊ制御曜路３に電流全供給することによりメモリセル
ＭＣ金遣択して書込み全行ない。Ｍｆ、出し時ｖＣげバ
イアス′屯流勝路２と読出し用バイアス′電流線路４に
電流を供給することによりメモリセルＭＣｋ選択して読
出丁からで必る。例えば第５図のように、バイアス’ｍ
：流Ｍ！回路２全横方向に、他の２庫の紬路盆縦方向に
配線した場合、第３〆１の構造ｉ／Ｃよ（７） れは書込みＭｊ制御線路３および読出し用バイアス線路
４を横方向に配線するためのスペースが必要トなり、メ
モリセル間隔ケ狭くすることが出来ないので、集積度向
上の見地からは好ましくない。
＋Ｘ線路２全書込み制側■路３および読出（２用）々イ
アスミ流純路４とｒば交するように配線する。これに、
書込み時にｔ／′：Ｊ、バイアス電ｍｌ路２と得込み？
ｔｊ制御曜路３に電流全供給することによりメモリセル
ＭＣ金遣択して書込み全行ない。Ｍｆ、出し時ｖＣげバ
イアス′屯流勝路２と読出し用バイアス′電流線路４に
電流を供給することによりメモリセルＭＣｋ選択して読
出丁からで必る。例えば第５図のように、バイアス’ｍ
：流Ｍ！回路２全横方向に、他の２庫の紬路盆縦方向に
配線した場合、第３〆１の構造ｉ／Ｃよ（７） れは書込みＭｊ制御線路３および読出し用バイアス線路
４を横方向に配線するためのスペースが必要トなり、メ
モリセル間隔ケ狭くすることが出来ないので、集積度向
上の見地からは好ましくない。
第６図は第３図の構造における上記問題を解決した本発
明の第２の実施例による永久電流メモリ装置の１つのメ
モリセルの構造ケ示す平面図である。第５図において汀
１人力バイアス電流鞭路２げ上部’Ｆｉｔ極１ｂの端部
に接続されて上部電極１ｂの伸長方向に延伸している。
明の第２の実施例による永久電流メモリ装置の１つのメ
モリセルの構造ケ示す平面図である。第５図において汀
１人力バイアス電流鞭路２げ上部’Ｆｉｔ極１ｂの端部
に接続されて上部電極１ｂの伸長方向に延伸している。
出力バイアス′嘔流線路２′に下部電極１ａの反対側端
部に接続されて入力線路２と反対方向に延伸している。
部に接続されて入力線路２と反対方向に延伸している。
他の構造は第３図および第４図に示したものと同一であ
る。
る。
第６図の構造によジ、バイアス電姫絨路２は書込み７１
？ｌＩ＃線路３および読出し用バイアス電流糾路４に直
交しているので、第５図のようにメモリセル全マトリッ
クス状に配置する場合、メモリセル間に書込み１ｆｉｌ
ｌ ＃肪路３および読出し用バイアス電流線路４を横方
向に配線するスペースが不要となり。
？ｌＩ＃線路３および読出し用バイアス電流糾路４に直
交しているので、第５図のようにメモリセル全マトリッ
クス状に配置する場合、メモリセル間に書込み１ｆｉｌ
ｌ ＃肪路３および読出し用バイアス電流線路４を横方
向に配線するスペースが不要となり。
従って、メモリセルを高蛋就に集積化することが（８）
できる。
以上の説明から明らかケように９本発明によれば、永久
電流ループ金立体的に＋７１成したことにより、永久電
宛メモリ装置のメモリセルの平面上での寸法の縮少が達
ｈＶ、できるとともに、バイアス電（ＡＰ、線路を誓込
み１ｂ１］釧］巌路およびＩ売出し用ノくイアス′１ゼ
、流糾路に直交することによりメモリセル金高密度に集
積化した永久］を流メモリ装置＋Ｗがイ４１られる。
電流ループ金立体的に＋７１成したことにより、永久電
宛メモリ装置のメモリセルの平面上での寸法の縮少が達
ｈＶ、できるとともに、バイアス電（ＡＰ、線路を誓込
み１ｂ１］釧］巌路およびＩ売出し用ノくイアス′１ゼ
、流糾路に直交することによりメモリセル金高密度に集
積化した永久］を流メモリ装置＋Ｗがイ４１られる。
なお、前述の実施例でげ土バ１１′ｍ極とＦ部゛１１ｆ
他との一端における接合全超伝導コンタクトとし／ζが
。
他との一端における接合全超伝導コンタクトとし／ζが
。
これに替えて、臨界電流値がバイアス直流１１）よυ大
＠なジョセフノン素子？用いても、メモリ動作に前述の
実施例と同様である。
＠なジョセフノン素子？用いても、メモリ動作に前述の
実施例と同様である。
丹た。永久電流ループ汀単−のジョセフソン素子を含む
場合に限ることげなく、二接合以上の１社子干渉耐にも
本発明に適用可能である。
場合に限ることげなく、二接合以上の１社子干渉耐にも
本発明に適用可能である。
第１図に本発明に係る永久′屯流メモリ装冑の１つのメ
モリセルの等価回路図、第２図に従来の永久電流メモリ
装置のメモリセルの構遺會示す平面図、第３図ぼ本発明
の一実施例による永久電流メモリ装置のメモリセルの構
造を示す平面図、第４図は第３図のＩＶ−ＩＶ’線断面
図、第５図はメモリ七ル全マ） ＩＪノクス状に配列（
また永久電流メモリ装置の平面図、そして第６図は本発
明の第２の実施例による永久電流メモリ装置のメモリセ
ルの構造全示す平面図である。 図において、ｌは永久電流ループ、 ２．２’はバイ
アス電流脚路、３げ書込み制御線路、４は続出し用バイ
アス′電流線路＋ Ｊｌは書込み用ジョセフソン素子、
、ｒｔｎＭ、出し用ジョセフソン素子、１ａｌ”Ｊ：
下部電極、ｌｂは土部′電極である〇 特許出願人 富士通株式会社 特許川願代理人 弁理士 背水 朗 弁理士 西舘和之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第３図 第４図 第 ５図 第６図
モリセルの等価回路図、第２図に従来の永久電流メモリ
装置のメモリセルの構遺會示す平面図、第３図ぼ本発明
の一実施例による永久電流メモリ装置のメモリセルの構
造を示す平面図、第４図は第３図のＩＶ−ＩＶ’線断面
図、第５図はメモリ七ル全マ） ＩＪノクス状に配列（
また永久電流メモリ装置の平面図、そして第６図は本発
明の第２の実施例による永久電流メモリ装置のメモリセ
ルの構造全示す平面図である。 図において、ｌは永久電流ループ、 ２．２’はバイ
アス電流脚路、３げ書込み制御線路、４は続出し用バイ
アス′電流線路＋ Ｊｌは書込み用ジョセフソン素子、
、ｒｔｎＭ、出し用ジョセフソン素子、１ａｌ”Ｊ：
下部電極、ｌｂは土部′電極である〇 特許出願人 富士通株式会社 特許川願代理人 弁理士 背水 朗 弁理士 西舘和之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第３図 第４図 第 ５図 第６図
Claims (1)
- 【特許請求の範囲】 ■、バイアス電流線路、該バイアス電流線路に電気的に
結合して水入電流ループ全形成する上部電極と下部電極
、書込み制御線路、該上部電極と該下部電極との端部に
形成されており該書込み制御線路を流れる所足書込み電
流に応じて電圧状態になる曹込み用ジョセフソン素子、
読出し用バイアス電流紳路、および該読出し用バイアス
宵流線路に含壕れておジ該水久篭流ループを流れる電流
に応じて曹込みデータを読出す読出し用ジョセフソン素
子を具備する永久電流メモリにおいて、該下部電極と該
上部電極全鉛直方向で対向させ、かつ、水平方向に伸長
させて配置することにより該永久電流ループ全立体的に
構成し、Ｖ永久ＮＲループの内側に該読出し用ジョセフ
ソン素子を配置してなることを特徴とする永久’を流メ
モリ装置。 ２、該バイアス電流線路、該書込み制御線路および該読
出し用バイアス電流線路を互いに平行に配置してなる特
許請求の範囲第１項記載の永久電流メモリ装部。 ３、該バイアス電流ａＩＩｌｉ５全該書込み制御線路お
よび該読出し制御線路に直交するように配置してなる特
許請求の範囲第１項記載の永久″＃を流メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56152909A JPS5856289A (ja) | 1981-09-29 | 1981-09-29 | 永久電流メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56152909A JPS5856289A (ja) | 1981-09-29 | 1981-09-29 | 永久電流メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5856289A true JPS5856289A (ja) | 1983-04-02 |
Family
ID=15550786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56152909A Pending JPS5856289A (ja) | 1981-09-29 | 1981-09-29 | 永久電流メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856289A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6315639A (ja) * | 1986-07-03 | 1988-01-22 | ソニー株式会社 | コ−ドレステレホン |
-
1981
- 1981-09-29 JP JP56152909A patent/JPS5856289A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6315639A (ja) * | 1986-07-03 | 1988-01-22 | ソニー株式会社 | コ−ドレステレホン |
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