JPS5855984A - 表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は複７数の１１面メモリを有し−、カフ−表示等
上行５表不装置に関する。　　　　　　　５１、従来の
この種表示装置、例えば三原色カッ−表示を行う表示装
置にあ？ては、表示画面に対応した同容量のメモリ七三
枚有し、赤ＵＳ青の各画Ｊ＋ 像デー！を記憶させていた。すなわち、第１図示のよう
に、赤色表示メモリ腹、ａ色表示メモリα、資色表示メ
モＩＪＢＭＩ表示ＴＩ４面と対応した同一アドレス空間
上に形成しており、例えば各メモリのム番地は同一のア
ドレス信号によりアクセスされ、こハら各メそりのＡ番
地内の赤、緑、青の各画像データに基づき表示画面にて
カラー表示がなされる。しかしながら、このような階層
構造のメモリ群を有する表示装置においては、力？−！
’！示を行わない場合１例えば白黒表示を行う場合には
−のメモリのみ管側用すればよいが、その際他のメ篭り
群を使用することがで閂なかった。このように、不使用
メモリが多数存在することは極めて不経済である−０ そこで本発明の目的は、上述の欠点を解消するために、
必要に応じて階層構造のメモリ群を平面構造に変更し得
るようにした表示装置を提供することにある。

−２、以下に、Ｅ面上参照して不発ｑ＃を詳細にＩ１２
明する。　、 第一図は、本発明を適用した三原色によろカフーＣＲＴ
表示装置の構成例を示す。ここで、ＣＰＵは各部の駆動
制御を行う中央演算処理装置であり、アドレスバスＡＢ
　ｉ介して各部ヘアドレス信号ｔａ給し、データバスＤ
Ｂ　）介して各部との間でデータの授受がなされる。中
央演算処理装置ＣＰＵでの駆動制御は、入力部（図示せ
ず）等から供給される制御信号に基づき実行される。Ｃ
ＲＴは画像表示を行う表示部、ＣＲＴＣは表示部ＣＲ’
ｆ’　Ｖｒ駆動制御するＣＲＴ制御回路である。

ＡＤ８およびＣＨ８はそれぞれアドレスセレクタおよび
アドレス制御信号セレクタであり％ＲＭ　、　ＧＭ　。

ＢＭはそれぞれ赤色要素の表示データを記憶した赤色表
示メモリ、ｓ色要素の表示データを記憶した録色表示メ
モリおよび青色要素の表示データを記憶した青色表示メ
モリである。中央演算処理装置ＣＰＵおよびＣＲＴ制御
回路ＣＲ’ｆ’Ｃからは、これらメモリＲＭ、ＧＭおよ
びＢＭｔアクセスするためのアドレス信号が出力される
。中央演算処理装置ＣＰυからのアドレス信号のうち、
上位アドレス信号はアドレスバスＡＢ、ＣＰＵアドレス
メモリ制御回路ＣＨＣＰおよび信号＠　８０１−順次に
介してアドレス信号はアドレスバスＡＢ　ｌ介してアド
レスセレクタＡＤ８に供給される。

一方％Ｃ社制御回路ＣＲ’ｌ’Ｃからのアドレス信号の
うち、上位アドレス信号は信号線８／、ＣＲＴアドレス
制御回路ＣＡＤＣ、信号＠ａ２．ｃａ’ｒアドレスデコ
ーダＣＡＤ　、信号４１８７．ＣＲＴアドレスメモリ制
御回路ＣＭＴｖおよび信号！Ｉｓ参を順次に介してアド
レス制御信−号セレクタＣＨ８に供給され、下位アドレ
ス信号は信号＠８１１−介してアドレスセレクタＡＤ８
に供給される。アドレス制御信号セレクタＣＲＩＢ　に
おいては、中央演算処理装置ＣＰＵから供給されたアド
レス切換信号ＣＮＫ基づき、入来したアドレス信号のい
ずれか一方を選択し、更に１選択したアドレス信号を信
号ｇｓｒを介して表示メモリＡＭ、Ｇ）（およびＢＭ　
Ｋそれぞれ供給する。同様に、アドレスセレクタＡＤ８
においてもアドレス切換信号ＣＮに基づき、入来したア
ドレス信号の一方を選択して、その信号をそれぞれ信号
線８４゜８７および８１　ｆ介して表示メモＩ）　ＲＭ
　、　ＧＭおよびＢＭに供給する。このようにして、こ
れらセレクタＣＨ８およびＡＤ８において、中央演算処
理装置ＣＰυからのアドレス信号が選択される−と、Ｉ
！示メモリＫＭ、　ＧＭ、　ＢＭは中央演算処理装置Ｃ
Ｉ’Ｕ　Ｋよりアクセス可能となり、そうでない場合に
はＣＢ’ｆ’制御回路ＣＲＴＣからのアクセスが可能と
なる。

ＶＣはビデオ制御回路であり、信号線Ｓデ、　８１０゜
８’／／’ｆ介して表示メモリＲＭ、ＧＭおよびＢＭか
ら供給された画像データを１それぞれ信号線８／コ。

８　／Ｊおよび８　＃　ｌ介して表示Ｗｌｌｚ　ＣＲ’
ｌ’に送給する。

表示＠　ＣＲ’ｌ’では、　ＣＲ’Ｉ’制御回路ＣＩＬ
ＴＣから供給された水平同期信号器および垂直同期信号
ＴＤＫより、これら信号８　／Ｊ〜８／＃を介して゛供
給された画像データに基づき画像表示を行う。

次に、ＦＩＸは表示アドレス拡張フチグであり。

中央演算処理装置ＣＰＵの制御下にセット／リセットの
切換を行う。このフラグアＩＸ　カリセット状態のとき
には、中央演算処理装置ＣＰＵまたはＣＲＴ制御回路Ｃ
ＲＴＣからのアドレスバスはそのまま各メモリＲＭ、　
ＧＭ、　　ＢＭに供給され、所一定のアドレ゛スがアク
セスされる。ここで１本実施例においては、表示！！Ｉ
　ＣＲＴの表示１１面の表示エリアの画素サイズに＊Ｊ
図示のように横３１２　＠素、Ｉｆコｊｊ　ｋｌ素から
構成し、これら各画素に対応させて各表示メモリＲＭ、
　ＧＭ、　ＢＭ１ｉ＠層状に配置しである。すなわち、
各メモリは＊参図示のように、８！Ｉ６ダアドレス、縦
コ！ｔアドレスからなり、ｌアドレスはｒビット構成で
あり、ｌビットを表示エリアのｉｇ４素に対応させ、で
ある、纂参図において、　Ａ／から横方向にメモリアド
レス０番地、１番地、・・・−とすると、Ｄは６１番地
、　ＡＪは６ダ番地、Ｂは／１ｓＪ２０番地、Ｃは／４
１１参番地となる。

３４１図は、表示画面の画素とメモリＲＭ、ＧＭ。

ＢＭの各アドレスとの対応関係を具体的に示し、例えば
表示−面上においてｒＨ素からなる表示位置ム／　（ｇ
Ｊ図参照〕は、各メモリＲＭ、　ＧＭ、　ＩＩＭのメモ
リアドレス４４Ｅに対応している。同様に、表示位置ム
Ｊ（第３図参ｍ、＞にはメモリアドレス４４Ｅ番地が対
応している０表示アドレス拡張フラグＦＩＸがリセット
状態のときには、中央演算処理装置ＣＰＵまたはＣＲＴ
制御回路ＣＲＴＣからのアドレス信号により、各メモＩ
Ｊ　ＲＭ、　ＧＭ、　　ＢＭの同一アドレスがアクセス
され、そのアドレスへのデータの書き込みまたはそのア
ドレスからのデータの呼び出しが行われる。

阿び第２図において、表示アドレス拡張７ツグＦＩＸ　
′ｔ−セットすると、このフラグＦＥＸからアドレス拡
張指令信号Ｃ８が・アドレスセレクタムＤ８　。

ＣＰＵアドレスメモリ制御回路ＣＢＣＰ　、　ＣＲＴア
ドレスメモリ制御回路ＣＨ１１１Ｉ′ｖおよびビデオ制
御＠＠ＶＣに出力される。この信号ＣＢの入来により、
　ＣＰＵアドレスメモリ制御回路ＣＨＣＰにお−１ては
、中央演算処理装置ＣＰＵから供給される上位アドレス
信号のアドレス変換を行い、ＣＲＴアドレスメモリ制御
回路ＣＨＴ！Ｖ　においては、ＣＩＬ’ｌ’制御回路Ｃ
制御回路Ｃ製１ＣカＣＡＤＣ、デコーダＣＡＤ　Ｖｔ順
次介して供給される上位アドレス信号のアドレス変換を
行い、更にアドレスセレクタＡＤ８においては、中央演
算処理装置ＣＰＵ、　ＣＲＴ制御回路ＣＲ’ｌ”Ｃから
供給される下位アドレス信号のアドレス変換を行う。こ
れ第４図示のように、階層構造のメモリＲＭ、ＧＭ。

ＢＭ　ｉｉ平面構造に再配置すべく行われる。

ここで、アドレス変換制御ｔ−１？！７図を参照してｌ
１２明する。　ＣＰＵアドレスメモリ制御回路ＣＨＣＰ
におい文は、各メモリＲＭ、　ＧＭ、　　ＢＭのアビレ
フ０番地ｔアクセスするためのアドレス信号が入来する
と・赤色表示メモリ腹に対してはそのままＯ番地指定の
アドレス信号として出力し、緑色表示メモリＧＭＫ対し
ては６蓼番地指定のアドレス信号として、また青色表示
メモリＢＨに対しては３２７４１番地指定のアドレス信
号として出力する。すなわち、同一アドレス空間上に階
層状に配置されていた各メモリＲＭ、　ＧＭ、　ＢＭの
アドレスを、ｊ＃！７図示のように、メモリアドレスが
横／２ｒ番地、ＷｉＺｔＪ書地から成るメモリＭ／のア
ドレス平面上に配置しなおす。すなわち、メモリＲＭ、
　ＧＭ、　　ＢＭ會平面構造に配置する０例えば、各メ
モリ腹。

ＧＭ、ＩＭが中央演算処理装置ＣＰＵからアクセス可能
状態のときに、０番地指定のアドレス信号を出力してデ
ータの書き込みｔ行うと、そのデーター１各メモリＲＭ
　、　ＧＭ　、　ｉｌＭのＱ番地に相当するメモリＭ／
のＱ番地、４４ＥＩ地、Ｊ１７４１番地に格納される。

ＣＲＴアドレスメモリ制御回路ＣＨ’ｆｆにお−１ても
、上述したＣＰＵアドレスメモリ制御回路ＣＨＣＰと同
様に、入来したアドレス信号のアドレス信号を行う。ま
た、これらの上位アドレス信号の変換と対応させて、ア
ドレスセレクタＡＤ８にお−て％１下位アドレス信号の
アドレス変換を行う。

次に、ＣＲＴアドレス制御回路ＣＡＤＣを家、上述のよ
５に７ラグｙｍｘ　ｔセットしてメモリＲＭ　、　ＧＭ
　。

ＢＭによりメモリＭ／ｌ−構成してアドレス空間を拡張
したときに、表示部ＣＲＴに表示すべきメモリＭ／のア
ドレスを指定する。すなわち２表示部ＣＲＴの表示能力
はアドレス空間拡張時にお〜１ても、横Ｊ／コ圃素、縦
コ／４＠素で変わらな〜１ので、第７図示のメモリＭ／
上において表示部Ｃ１Ｌ’ｌ”に出力するメモリ位置の
移動制御を行う・ なお、ＣＫＧは基本クロックを発生するクロックジェネ
レータであり、中央演算処理装置ＣＰＵおよびｃｔ’ｒ
制御回路Ｃ１１Ｌ’ｒＣにクロック信号を供給する。

このように構成した本発明表示装置にお−１て、フラグ
ＦＩＸかリセット状態のときには、メモリＲＭ、　ＧＭ
、　ＢＭが第１図示のように階層状に配置され、第１図
示のように各メモリの同一番地は表示部ＣＩＬ’Ｔの表
示画面の同一位置に対応して−・る・従って・各メモリ
ＲＭ、　ＧＭ、　１Ｍ内に記憶した赤色画像データ、Ｓ
ａＷ像データ、青色画像データに基づき、表示部Ｃｕ１
ｌ↑にて多色カラー表示を行うことができる。一方、７
ラグｙＭｘ　ｔ−セットすると、メモリＲＭ、　ＧＭ、
　　ｉｌＭのアドレスは、第７図示のように配置される
。この場合には、例えば各メモリ肱、ＧＭ、ＩＭのＯＳ
地に相当する０１ｉ地、１４Ｉ番地、　１２７４１番地
に異なった画像データを記憶することが可能となり、従
来に比して３倍の画像データを記憶することが可能とな
る。

以上説明したように１本発明においては、表示画面に対
応して設けた複数のメモリを有効に使用することの可能
な表示装置！七実現できろ。

【図面の簡単な説明】

第１図は階層構造のメモリ全模式的に示す線図、第２図
は本発明表示装置の一例を示すブロック図、第３図はそ
の表示部の表示画面を示す縮図、第参図は同じくそのメ
モリの構成１示す線図、第５図は各メモ！７　ＲＭ、　
ＧＭ、　　ＢＭが階層状態のときに当該メモもと表示部
の表示両面との対応間係を示す線′図、第６図は本発明
表示装置におけるメモリめアドレス変換を説明するため
の線図、第７図は同じ（そのアドレス変換により変換さ
れた各メモリＲＭ、　ＧＭ、　ＢＭのメモリアドレスを
示す線図である。 ＣＰＵ・−中央演算処理装置、 ＣＫＧ・・・クロックジェネレータ、　　−ＣＩＬ’ｌ
’Ｃ−ＣＲＴ制御装置、 ＣＡＤＣ・−・ＣＩＬ’ｌ’アドレス制御回路。 ＣＡＤ・−ＣＲＴアドレスデコーダ、 アＥｘ・・・表示アドレス拡張）２グ１ＣＨ’Ｉ’Ｖ　
・ＣＲＴ　７　）”　Ｖ　スメ％　９１ｍ御回路、ＡＤ
８・・・アドレスセレクタ、 ＣＨ８・・・アドレス制御信号セレクタ、ＲＭ・・・赤
色表示メモリ、　　ＧＭ・・・緑色表示メモリ、ＢＭ−
・青色表示メモリ、　　ＶＣ・・・ビデオ制御回路、Ｃ
ＲＴ・・・表示１５１Ｓ、　　　　　　ＡＢ・−アドレ
スバス、ＤＢ・・・データバス、　　　８０−８／弘・
−・信号線、ＣＮ、　Ｃ８，ＶＤ、　ＨＤ−＝信号。 特許出願人　　キャノン株式会社 策１　図 第５図 Ｉ 第７図

Claims (1)

1. 【特許請求の範囲】 多色カラー表示できる表ボ手段に出力表示する画像デー
   タを記憶するメモリ群を有し・該メモリ群に記憶した画
   像データに基づきカラー表示を行う表示装置において、
   前記メモリ群を同一アドレス空間に構成した階層構雫と
   なすか、前記メモリ群を同一アドレ６ス〒、面に拡張し
   た平面構造となすかｔ指示する。アドレス置換指示手段
   を具備したことｔ特徴とする表示装置。６ ４晶〜