JPS5854746A - デジタル補間回路 - Google Patents
デジタル補間回路Info
- Publication number
- JPS5854746A JPS5854746A JP15222181A JP15222181A JPS5854746A JP S5854746 A JPS5854746 A JP S5854746A JP 15222181 A JP15222181 A JP 15222181A JP 15222181 A JP15222181 A JP 15222181A JP S5854746 A JPS5854746 A JP S5854746A
- Authority
- JP
- Japan
- Prior art keywords
- latch
- data
- output
- interpolation
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/66—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission for reducing bandwidth of signals; for improving efficiency of transmission
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ＰＣＭ信号を圧縮して伝送する場合等にデー
タ誤差を少なくするために用いて好適なデジタルテータ
の補間回路に関するものである。
タ誤差を少なくするために用いて好適なデジタルテータ
の補間回路に関するものである。
ＰＣＭ信号を小容量で記録又は伝送しようとする場合、
一般には圧縮記録又は圧縮伝送が用いられている。どの
場合、伝送客員の関係上大振幅の時、量子化段階が粗く
なってしまう。例えば、１２ビツトのＰＣＭ信号を９ビ
ツトに圧縮した場合最大振幅での量子化精度は８ビツト
以下となる。第１図の４８と４９はサンプル周波数４０
ＫＨｚ 、信号周波数１００ Ｈｚのとき１２ビツト
と８ピツトで原信号４７をサンプルした場合の最大振幅
付近の振幅特性を示しているが、８ビット精度でサンプ
ルした場合は量子化段階が粗いため同じ値が教区間続く
場合がある。このような状態は等測的にサンプル周波数
を低くしたのと同じで、雑音発生の原因となる。同じ値
が続く区間は低域になる程長くなり、低域での雑音が問
題となる。
一般には圧縮記録又は圧縮伝送が用いられている。どの
場合、伝送客員の関係上大振幅の時、量子化段階が粗く
なってしまう。例えば、１２ビツトのＰＣＭ信号を９ビ
ツトに圧縮した場合最大振幅での量子化精度は８ビツト
以下となる。第１図の４８と４９はサンプル周波数４０
ＫＨｚ 、信号周波数１００ Ｈｚのとき１２ビツト
と８ピツトで原信号４７をサンプルした場合の最大振幅
付近の振幅特性を示しているが、８ビット精度でサンプ
ルした場合は量子化段階が粗いため同じ値が教区間続く
場合がある。このような状態は等測的にサンプル周波数
を低くしたのと同じで、雑音発生の原因となる。同じ値
が続く区間は低域になる程長くなり、低域での雑音が問
題となる。
本発明の目的は、上記した従来技術の欠点をなくし、低
域での雑音の発生をおさえるのに役立つデジタル補間回
路を提供することにある。
域での雑音の発生をおさえるのに役立つデジタル補間回
路を提供することにある。
本発明の構成の要点は、アナログ信号を一定時間間隔で
サンプル・ボールドして量子化することにより得られる
量子化データを次々に入力されたとき、同一データ値の
続くサンプル区間数を計数する手段と、量子化ステップ
を読取る手段と、計数した前記サンプル区間数と読取っ
たステップ量に基づき所定の演算を実行して各データ毎
の補間量を算出する手段とを備え、入力された量子化デ
ータに算出された所定の補間量を付加して送出するよう
にしたデジタル補間回路にある。
サンプル・ボールドして量子化することにより得られる
量子化データを次々に入力されたとき、同一データ値の
続くサンプル区間数を計数する手段と、量子化ステップ
を読取る手段と、計数した前記サンプル区間数と読取っ
たステップ量に基づき所定の演算を実行して各データ毎
の補間量を算出する手段とを備え、入力された量子化デ
ータに算出された所定の補間量を付加して送出するよう
にしたデジタル補間回路にある。
次に図を参照して本発明の一実施例を説明する。
１２ビツトのＰＣＭテジタル信号を８ピツＩｆｆで伝送
した場合について詳しく説明する。
した場合について詳しく説明する。
第２図は本発明の一実施例を示すブロック図である。同
図において、ラッチ４〜６は入力信＋ｊ１を遅延させて
出力信号２として出力するだめのものであり、ラッチ８
〜９は信号が１クロツク後の信号と等しいかどうかを判
断する信号を記憶しておくためのものである。レベル比
較器１０及びアップダウンカウンタ１１は値の等しい信
号（以下、データとも云う）の連続した数を検出するた
めのものであり、減算器１４、ラッチ１５、州算器１６
、割算器１７及び加算器７は、入力信号１に補間量を付
加して出力信号２とするためのものである。
図において、ラッチ４〜６は入力信＋ｊ１を遅延させて
出力信号２として出力するだめのものであり、ラッチ８
〜９は信号が１クロツク後の信号と等しいかどうかを判
断する信号を記憶しておくためのものである。レベル比
較器１０及びアップダウンカウンタ１１は値の等しい信
号（以下、データとも云う）の連続した数を検出するた
めのものであり、減算器１４、ラッチ１５、州算器１６
、割算器１７及び加算器７は、入力信号１に補間量を付
加して出力信号２とするためのものである。
そのほか、３はクロック信号、１２はＤフリップフロッ
プ、１３はラッチ、１５はラッチ、１８〜２】はそれぞ
れアンド回路、２２〜２５．２７はそれぞれラッチクロ
ック信号、２６．２８はそれぞれラッチクリア信号、２
９はレベル比較器１０のＡ入力、３０は同じくＢ入力、
３１はＡ＝Ｈのとき（７） ｌ／ ヘル比較器出力、３
２はＡ％Ｂのときのレベル比較器出力、３３はアップダ
ウンカウンタ１１のダウンクロック信号、３４は同じく
アップクロック信号、３６はＤフリップフロップ１２の
入力、３７は同じく反転出力、３８は同じくクリア信号
、３９は同じくクロック信号、４０はラッチクロック信
号、４１は減算器１４のＢ入力、４２は同じくＡ入力、
４３は同じ＜（Ａ、−４３）出力、４４は割算器１７の
Ｂ入力、４５は同じくＡ−人力、４６は同じ＜ （Ａ／
Ｂ、 ）出力である。
プ、１３はラッチ、１５はラッチ、１８〜２】はそれぞ
れアンド回路、２２〜２５．２７はそれぞれラッチクロ
ック信号、２６．２８はそれぞれラッチクリア信号、２
９はレベル比較器１０のＡ入力、３０は同じくＢ入力、
３１はＡ＝Ｈのとき（７） ｌ／ ヘル比較器出力、３
２はＡ％Ｂのときのレベル比較器出力、３３はアップダ
ウンカウンタ１１のダウンクロック信号、３４は同じく
アップクロック信号、３６はＤフリップフロップ１２の
入力、３７は同じく反転出力、３８は同じくクリア信号
、３９は同じくクロック信号、４０はラッチクロック信
号、４１は減算器１４のＢ入力、４２は同じくＡ入力、
４３は同じ＜（Ａ、−４３）出力、４４は割算器１７の
Ｂ入力、４５は同じくＡ−人力、４６は同じ＜ （Ａ／
Ｂ、 ）出力である。
第３図は、第１図と同様な特性図であるが、特に第２図
に示す実施例の動作を説明するのに用いるための図であ
る。同図においてＥＯ〜Ｅ５はそれぞれサンプル点およ
びその時点のデータを示している。
に示す実施例の動作を説明するのに用いるための図であ
る。同図においてＥＯ〜Ｅ５はそれぞれサンプル点およ
びその時点のデータを示している。
次に、第２図、第３図を参照して動作を説明する。まず
レベル比較器１０によって２つの隣り合う信号が等しい
か否かを調べる。今、ラッチ４にデータＥＯがラッチさ
れていたとすると、入力信号１としてはデータＥ１が到
来しているので、両データは等しくないので比較器ｌＯ
は一致出力３１を発生しない。次にクロック信号３が到
来した時点では、データＥｏはラッチ５にラッチされ、
ラッチ４にはデータＥ１がラッチされ、入力信号１とし
てはデータＥ２が到来する。従ってデータＥ＋とＥ２は
等しいので、この場合には、レベル比較器１０の出力３
１が１″になり、アンド回路１９を介してカウンタ１１
を１つアップさせ、さらにラッチ８にラッテクロック信
号２５の到来時に１″を記憶させ、ラッチ１５に減算器
１４により得た（Ｅｏ−Ｉｉ：１）−ΔＸなる前の信号
との差（量子化ステップ）を記憶させる。なお、カウン
タ１１は最初″１１ Ｉｔにプリセットしておく。この
動作を次の値の異なるデータＥ５が来るまで続ける。値
の異なるデータＥ５ が来た場合には、レベル比較器１
０の出力３２が°１″となり、カウンター１の値ｎ（こ
の場合ｎ＝４）をラッチ１３に記憶させる。ラッチ８に
記憶した“】″がデータの入力と共に次のランチへ次々
に移動してゆき、ラッチ９の出力がＩｔ ｌ Ｉｔにな
った場合には、アンド回路１８を介してカウンター１を
ダウンさせる。すると、この時点では、掛算器１６にお
いて、ラッチ１５からのΔＸと、カウンター１からの出
力（ｎ−１）との掛算が行なわれ、その結果、（ｎ−１
）ΔＸなる値が割算器１７へ入力４５として与えられる
。そこで割算器４６では、ラッチ１３から与えられる割
算器人力４４としての１１と、（ｎ−１）ΔＸとの間で
割算を行ない（ｎ−１）′ｘを出力４６として出力する
。この時点では、ラッチ９の出力ａｔ 、 ｎによりア
ンド回路２１は開いており、またラッチ６にはＥｌがう
乃されている筈であるから、加算器７において、（Ｅ１
＋（０−１）Δ８）なる加算が行なわれ、この加算結果
が出力信号として出力される。唯今の場合、ｎ −＝
４であったから、Ｅｌには、１ΔＸなる補間量が付加さ
れて出力された訳である。
レベル比較器１０によって２つの隣り合う信号が等しい
か否かを調べる。今、ラッチ４にデータＥＯがラッチさ
れていたとすると、入力信号１としてはデータＥ１が到
来しているので、両データは等しくないので比較器ｌＯ
は一致出力３１を発生しない。次にクロック信号３が到
来した時点では、データＥｏはラッチ５にラッチされ、
ラッチ４にはデータＥ１がラッチされ、入力信号１とし
てはデータＥ２が到来する。従ってデータＥ＋とＥ２は
等しいので、この場合には、レベル比較器１０の出力３
１が１″になり、アンド回路１９を介してカウンタ１１
を１つアップさせ、さらにラッチ８にラッテクロック信
号２５の到来時に１″を記憶させ、ラッチ１５に減算器
１４により得た（Ｅｏ−Ｉｉ：１）−ΔＸなる前の信号
との差（量子化ステップ）を記憶させる。なお、カウン
タ１１は最初″１１ Ｉｔにプリセットしておく。この
動作を次の値の異なるデータＥ５が来るまで続ける。値
の異なるデータＥ５ が来た場合には、レベル比較器１
０の出力３２が°１″となり、カウンター１の値ｎ（こ
の場合ｎ＝４）をラッチ１３に記憶させる。ラッチ８に
記憶した“】″がデータの入力と共に次のランチへ次々
に移動してゆき、ラッチ９の出力がＩｔ ｌ Ｉｔにな
った場合には、アンド回路１８を介してカウンター１を
ダウンさせる。すると、この時点では、掛算器１６にお
いて、ラッチ１５からのΔＸと、カウンター１からの出
力（ｎ−１）との掛算が行なわれ、その結果、（ｎ−１
）ΔＸなる値が割算器１７へ入力４５として与えられる
。そこで割算器４６では、ラッチ１３から与えられる割
算器人力４４としての１１と、（ｎ−１）ΔＸとの間で
割算を行ない（ｎ−１）′ｘを出力４６として出力する
。この時点では、ラッチ９の出力ａｔ 、 ｎによりア
ンド回路２１は開いており、またラッチ６にはＥｌがう
乃されている筈であるから、加算器７において、（Ｅ１
＋（０−１）Δ８）なる加算が行なわれ、この加算結果
が出力信号として出力される。唯今の場合、ｎ −＝
４であったから、Ｅｌには、１ΔＸなる補間量が付加さ
れて出力された訳である。
同様に、次のクロック時には、カウンター１かも（ｎ−
２）が出力されるので、同様の経過をたどって加算器７
かも、＜ １！８２＋ 休２ ） Ｊ ｘ ）なる信号
が１ 出力される。これは、Ｅ２に一量ΔＸの補間量を付加し
たことに相当する。以下、同様にして、Ｅ３には±ΔＸ
の補間量が伺加されて出力されろ。Ｅ４では補間童は零
になる。このようにして補間された結果は、第１図の信
号５０に示す如くである。
２）が出力されるので、同様の経過をたどって加算器７
かも、＜ １！８２＋ 休２ ） Ｊ ｘ ）なる信号
が１ 出力される。これは、Ｅ２に一量ΔＸの補間量を付加し
たことに相当する。以下、同様にして、Ｅ３には±ΔＸ
の補間量が伺加されて出力されろ。Ｅ４では補間童は零
になる。このようにして補間された結果は、第１図の信
号５０に示す如くである。
次にＥ５が到来すると、先に１シ１が到来した場合と全
（同様に、次の補間動作が開始される。このようにして
信号の直線補間が行なわれる。なおラッチ９の出力がＩ
Ｉ ＩＩＮになったときに、入力信−号１がなおも前の
係上と等しい場合には、同じ値のデータの数が回路の容
量より太きいため補間ができなくなる。したがってフリ
ップフロップ１２によってラッチ８〜９をクリアし、補
間動作を停止させる。
（同様に、次の補間動作が開始される。このようにして
信号の直線補間が行なわれる。なおラッチ９の出力がＩ
Ｉ ＩＩＮになったときに、入力信−号１がなおも前の
係上と等しい場合には、同じ値のデータの数が回路の容
量より太きいため補間ができなくなる。したがってフリ
ップフロップ１２によってラッチ８〜９をクリアし、補
間動作を停止させる。
第１図は先にも述べたとおり、サンプル周波数を４４
ＩＧ−（ｚ 、入力信号を１００ ＦＩｚとしたときの
最大振幅付近での振幅特性であるが、１２ビット信号を
８ビツトに圧縮した場合でも直線補間をすることによっ
て信号５０が得られるので、誤差が少くなり低域での雑
音の発生をおさえることができる。また、１００ Ｉ−
Ｉｚ程度の信号まで補間動作を行なうためには、ラッチ
５〜６及び８〜９は１０個程度ずつあれば」：いことが
わかる。
ＩＧ−（ｚ 、入力信号を１００ ＦＩｚとしたときの
最大振幅付近での振幅特性であるが、１２ビット信号を
８ビツトに圧縮した場合でも直線補間をすることによっ
て信号５０が得られるので、誤差が少くなり低域での雑
音の発生をおさえることができる。また、１００ Ｉ−
Ｉｚ程度の信号まで補間動作を行なうためには、ラッチ
５〜６及び８〜９は１０個程度ずつあれば」：いことが
わかる。
以上述べたように、本発明を用いることによって、ＰＣ
Ｍ信号の圧縮を行なった場合でもサンプル周波数の等制
菌な低下がなく誤差も小さくなり、低域での雑音の発生
をおさえることができる。
Ｍ信号の圧縮を行なった場合でもサンプル周波数の等制
菌な低下がなく誤差も小さくなり、低域での雑音の発生
をおさえることができる。
第１図は信号周波数１００ Ｈｚ、サンプル周波数４０
）Ｇ（ｚのとき１２ビツトと８ビットで原信号をザン
プルした場合の最大振幅付近の振幅特性を示した特性図
、第２図は本発明の一実施例を示すブロック図、第３図
は第１図と同様な特性図であるが第２図の回路動作を説
明するのに用いる図、である。 符号説明 ４．５，６，８，９，１３．１５・・・・・・ラッチ、
７・・・加算器、１０・・・・・・レベル比較器、１１
・・・・・・アップダウンカウンタ、１４・・・・・・
減算器、１６・・・・・・掛算器、１７・・・・・・割
算器 代理人 弁理士 並 木 昭 夫 （（′、、）Ｚｋ ）墨罐
）Ｇ（ｚのとき１２ビツトと８ビットで原信号をザン
プルした場合の最大振幅付近の振幅特性を示した特性図
、第２図は本発明の一実施例を示すブロック図、第３図
は第１図と同様な特性図であるが第２図の回路動作を説
明するのに用いる図、である。 符号説明 ４．５，６，８，９，１３．１５・・・・・・ラッチ、
７・・・加算器、１０・・・・・・レベル比較器、１１
・・・・・・アップダウンカウンタ、１４・・・・・・
減算器、１６・・・・・・掛算器、１７・・・・・・割
算器 代理人 弁理士 並 木 昭 夫 （（′、、）Ｚｋ ）墨罐
Claims (1)
- １）アナログ信号を一定時間間隔でサンプル・ホールド
して量子化することにより得られる量子化データを次々
に入力されたとき、同一データ値の続くサンプル区間を
計数する手段と、量子化ステップを読取る手段と、計数
した前記サンプル区間数と読取ったステップ量に基づき
所定の演算を実行して各データ毎の補間量を算出する手
段とを備え、入力された量子化データに算出された所定
の補間骨を付加して送出するようにしたことを特徴とす
るデジタル補間回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15222181A JPS5854746A (ja) | 1981-09-28 | 1981-09-28 | デジタル補間回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15222181A JPS5854746A (ja) | 1981-09-28 | 1981-09-28 | デジタル補間回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5854746A true JPS5854746A (ja) | 1983-03-31 |
| JPS6247011B2 JPS6247011B2 (ja) | 1987-10-06 |
Family
ID=15535725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15222181A Granted JPS5854746A (ja) | 1981-09-28 | 1981-09-28 | デジタル補間回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5854746A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62193332A (ja) * | 1986-02-14 | 1987-08-25 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | デイジタルサンプル用復号回路 |
| JPH04157823A (ja) * | 1990-10-22 | 1992-05-29 | Railway Technical Res Inst | ディジタル信号伝送装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0439313U (ja) * | 1990-07-27 | 1992-04-03 | ||
| JPH04126802U (ja) * | 1991-05-10 | 1992-11-18 | アルスコーポレーシヨン株式会社 | 折り畳み式刃物の軸支構造 |
-
1981
- 1981-09-28 JP JP15222181A patent/JPS5854746A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62193332A (ja) * | 1986-02-14 | 1987-08-25 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | デイジタルサンプル用復号回路 |
| JPH04157823A (ja) * | 1990-10-22 | 1992-05-29 | Railway Technical Res Inst | ディジタル信号伝送装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6247011B2 (ja) | 1987-10-06 |
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