JPS5854701B2 - パケツト送受信方式 - Google Patents
パケツト送受信方式Info
- Publication number
- JPS5854701B2 JPS5854701B2 JP54046416A JP4641679A JPS5854701B2 JP S5854701 B2 JPS5854701 B2 JP S5854701B2 JP 54046416 A JP54046416 A JP 54046416A JP 4641679 A JP4641679 A JP 4641679A JP S5854701 B2 JPS5854701 B2 JP S5854701B2
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- JP
- Japan
- Prior art keywords
- packet
- time division
- division switch
- packets
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Description
【発明の詳細な説明】
本発明はパケットの送受信方式に関し、特にパケットの
中継機能を有する交換機に於けるパケット送受信方式に
関する。
中継機能を有する交換機に於けるパケット送受信方式に
関する。
従来、この種のパケット送受信方式は、例えば第１図に
示すように、パケットの受信に関しては、回線ＬＮを通
じて伝送されたパケットを、回線接続対応部ＬＵで直並
列変換し、回線制御部ＬＣＴに於いて、情報の有意性部
分を区別する為の文字の組立て及びフレームチェックシ
ーケンス（Ｆｅ２）の演算を行って、エラーチェックを
実行し、次にこの受信データを、データチャネルＣＨと
回線ＬＮとの転送速度の違いを吸収するため、回線対応
に設けられた比較的容量の大きなデータメモリＤＭに、
転送制御情報保持メモＩＪｃＴＭの内容に基づいて動作
する転送匍脚部ＢＣＴＬを介して一旦蓄え、その後この
内容を順次読出してインターフェース制御部ＩＦＣを介
してデータチャネルＣＨに送信し、主記憶メモリＭＭに
蓄積するものである。
示すように、パケットの受信に関しては、回線ＬＮを通
じて伝送されたパケットを、回線接続対応部ＬＵで直並
列変換し、回線制御部ＬＣＴに於いて、情報の有意性部
分を区別する為の文字の組立て及びフレームチェックシ
ーケンス（Ｆｅ２）の演算を行って、エラーチェックを
実行し、次にこの受信データを、データチャネルＣＨと
回線ＬＮとの転送速度の違いを吸収するため、回線対応
に設けられた比較的容量の大きなデータメモリＤＭに、
転送制御情報保持メモＩＪｃＴＭの内容に基づいて動作
する転送匍脚部ＢＣＴＬを介して一旦蓄え、その後この
内容を順次読出してインターフェース制御部ＩＦＣを介
してデータチャネルＣＨに送信し、主記憶メモリＭＭに
蓄積するものである。
一方、パケットの送信に関しては、主記憶メモリＭＭに
蓄積したデータをデータチャネルＣＨ及びインターフェ
ース制御部ＩＦＣを介して、一旦データメモリＤＭに蓄
え、その後、転送制御部ＢＣＴＬ、回線制御部ＬＣＴ及
び回線接続対応部ＬＵを介し、回線ＬＮに送信するもの
である。
蓄積したデータをデータチャネルＣＨ及びインターフェ
ース制御部ＩＦＣを介して、一旦データメモリＤＭに蓄
え、その後、転送制御部ＢＣＴＬ、回線制御部ＬＣＴ及
び回線接続対応部ＬＵを介し、回線ＬＮに送信するもの
である。
このように従来の方式は、自交換局に宛てられたパケッ
ト及び他交換局へ中継するパケットを含めてすべてのパ
ケットを、主記憶メモリＭＭに一旦蓄積し、文字レベル
に於いてソフトウェアによって宛先の判別等を行なって
いた為、パケットの伝送遅延時間が大きくなる欠点があ
る。
ト及び他交換局へ中継するパケットを含めてすべてのパ
ケットを、主記憶メモリＭＭに一旦蓄積し、文字レベル
に於いてソフトウェアによって宛先の判別等を行なって
いた為、パケットの伝送遅延時間が大きくなる欠点があ
る。
また、回線対応に設けたデータメモリＤＭの使用率を平
均化高能率化するためには複雑なトラヒック制御を必要
とする欠点がある。
均化高能率化するためには複雑なトラヒック制御を必要
とする欠点がある。
更に、主記憶メモＩＪＭＭを上記のように使用する為、
その使用効率が低下する欠点もある。
その使用効率が低下する欠点もある。
本発明は、このような従来の欠点を改善したものであり
、パケット及びパケットタイプのデータの送受信を行な
う交換機に於いて、パケットの中継を交換機の主記憶メ
モリを使用せず、時分割スイッチとトラフィック見合い
に設けられたパケット用バッファを備えることにより回
線間で直接パケットの送受信を可能としたものであり、
その目的は、伝送遅延時間の短縮及び主記憶メモリの使
用効率の向上を図ることにある。
、パケット及びパケットタイプのデータの送受信を行な
う交換機に於いて、パケットの中継を交換機の主記憶メ
モリを使用せず、時分割スイッチとトラフィック見合い
に設けられたパケット用バッファを備えることにより回
線間で直接パケットの送受信を可能としたものであり、
その目的は、伝送遅延時間の短縮及び主記憶メモリの使
用効率の向上を図ることにある。
以下実施例について詳細に説明する。
第２図は本発明を実施する交換機の一例を表わす要部ブ
ロック図であり、ＰＤＥＴはパケット先頭検出回路、Ｐ
Ｈ８Ｗは入回線用の時分割スイッチ、ＰＨＷＣは入回
線用時分割スイッチの制御回路、ＤＮＴＬＲは宛先翻訳
回路、ＰＢＦはパケット蓄積用バッファァ、ＲＩＤＸは
宛先翻訳用ルーチング情報記憶メモ！Ｊ、５Ｈ８Ｗは出
回線用の時分割スイッチ、５ＨＷＣは出回線用時分割ス
イッチの制御回路、ＩＦＣはインタフェイス制御部、Ｃ
Ｈはデータチャネル、ＭＭは主記憶メモリ、ＬＮｌは入
回線、ＬＮ２は出回線である。
ロック図であり、ＰＤＥＴはパケット先頭検出回路、Ｐ
Ｈ８Ｗは入回線用の時分割スイッチ、ＰＨＷＣは入回
線用時分割スイッチの制御回路、ＤＮＴＬＲは宛先翻訳
回路、ＰＢＦはパケット蓄積用バッファァ、ＲＩＤＸは
宛先翻訳用ルーチング情報記憶メモ！Ｊ、５Ｈ８Ｗは出
回線用の時分割スイッチ、５ＨＷＣは出回線用時分割ス
イッチの制御回路、ＩＦＣはインタフェイス制御部、Ｃ
Ｈはデータチャネル、ＭＭは主記憶メモリ、ＬＮｌは入
回線、ＬＮ２は出回線である。
入回線ＬＮ１を伝送してきたパケットが、パケット先頭
検出回路ＰＤＥＴに於いて、その到着が検出されると、
パケット先頭検出回路ＰＤＥＴは、複数個のパケット蓄
積用バッファＰＢＦの使用状況を管理している制御回路
ＰＨＷＣに、パケット蓄積用バッファＰＢＦに対するバ
ッファの割付けを要求する。
検出回路ＰＤＥＴに於いて、その到着が検出されると、
パケット先頭検出回路ＰＤＥＴは、複数個のパケット蓄
積用バッファＰＢＦの使用状況を管理している制御回路
ＰＨＷＣに、パケット蓄積用バッファＰＢＦに対するバ
ッファの割付けを要求する。
これに応じて制御回路ＰＨＷＣは、パケット蓄積用バッ
ファＰＢＦの各使用状況を調べ、空いているバッファＰ
ＢＦがあれば、このバッファＰＢＦを捕捉し、入回線Ｌ
ＮＩとそのパケット蓄積用バッファＰＢＦとが接続され
るように、時分割スイッチＰＨ８Ｗの閉じ制御を行ない
、当該バッファＰＢＦにパケットを入力する。
ファＰＢＦの各使用状況を調べ、空いているバッファＰ
ＢＦがあれば、このバッファＰＢＦを捕捉し、入回線Ｌ
ＮＩとそのパケット蓄積用バッファＰＢＦとが接続され
るように、時分割スイッチＰＨ８Ｗの閉じ制御を行ない
、当該バッファＰＢＦにパケットを入力する。
一方、宛先翻訳回路ＤＮＴＬＲはパケットのパケット蓄
積用バッファＰＢＦへの蓄積動作と平行して、そのパケ
ットの宛先を取込んで、宛先翻訳用ルーチング情報記憶
メモＩＪＲＩＤＸのルーチング情報と比較して、出回線
ＬＮ２を決定し、その出回線ＬＮ２とパケット蓄積用バ
ッファＰＢＦとの接続を制御回路ＳＷＣに要求する。
積用バッファＰＢＦへの蓄積動作と平行して、そのパケ
ットの宛先を取込んで、宛先翻訳用ルーチング情報記憶
メモＩＪＲＩＤＸのルーチング情報と比較して、出回線
ＬＮ２を決定し、その出回線ＬＮ２とパケット蓄積用バ
ッファＰＢＦとの接続を制御回路ＳＷＣに要求する。
これに応じて制御回路５ＨＷＣは、この出回線ＬＮ２の
空塞を調べ、空いていれば、出回線ＬＮ２と当該パケッ
ト蓄積用バッファＰＢＦを時分割スイッチ５Ｈ８Ｗによ
り接続し、バッファＰＢＦの内容を所定の出回線ＬＮ２
に送り出すことによりパケットの中継動作を実行する。
空塞を調べ、空いていれば、出回線ＬＮ２と当該パケッ
ト蓄積用バッファＰＢＦを時分割スイッチ５Ｈ８Ｗによ
り接続し、バッファＰＢＦの内容を所定の出回線ＬＮ２
に送り出すことによりパケットの中継動作を実行する。
そして、パケットの送出が終了すると、制御回路５ＨＷ
Ｃはこの出回線を解放すると共に、入回線用時分割スイ
ッチの制御回路ＰＨＷＣに対し当該パケット蓄積用バッ
ファＰＢＦの解放を要求する。
Ｃはこの出回線を解放すると共に、入回線用時分割スイ
ッチの制御回路ＰＨＷＣに対し当該パケット蓄積用バッ
ファＰＢＦの解放を要求する。
上記動作に於いて、もし所定の出回線ＬＮ２が塞ってい
れば、制御回路５ＨＷＣは当該パケット蓄積用バッファ
ＰＢＦのパケットを時分割スイッチ５Ｅ（ＳＷを介して
入回線用時分割スイッチＰＨ８Ｗに再入力させ、引きつ
づき回線の選択を行なわせる。
れば、制御回路５ＨＷＣは当該パケット蓄積用バッファ
ＰＢＦのパケットを時分割スイッチ５Ｅ（ＳＷを介して
入回線用時分割スイッチＰＨ８Ｗに再入力させ、引きつ
づき回線の選択を行なわせる。
以上の動作は、他局の交換局に宛てられたパケットを中
継する場合のものであるが、自交換局に宛てられたパケ
ット及び自交換局から送出されるパケットは、インタフ
ェイス制御部ＩＦＣ１データチャネルＣＨを介して主記
憶メモリＭＭとの間で送受信される。
継する場合のものであるが、自交換局に宛てられたパケ
ット及び自交換局から送出されるパケットは、インタフ
ェイス制御部ＩＦＣ１データチャネルＣＨを介して主記
憶メモリＭＭとの間で送受信される。
即ち、自交換局宛てのパケットの場合、時分割スイッチ
５Ｈ８Ｗによりパケット蓄積用バッファＰＢＦとインク
フェイス制御部ＩＦＣとが接続されて、当該バッファＰ
ＢＦのパケットが主記憶メモＩＪＭＭに入力され、また
自交換局からパケットを送出する場合は、主記憶メモＩ
ＪＭＭからのパケットがデータチャネルＣＨ及びインク
フェイス制御部ＩＦＣを介して時分割スイッチＰＨ８Ｗ
に入力され、且つインクフェイス制御部ＩＦＣから制御
回路ＰＨＷＣＡＪくツファの割付は要求が送出され、以
後前述と同様な動作により所定の出回線ＬＮ２を介して
パケットが送出されるものである。
５Ｈ８Ｗによりパケット蓄積用バッファＰＢＦとインク
フェイス制御部ＩＦＣとが接続されて、当該バッファＰ
ＢＦのパケットが主記憶メモＩＪＭＭに入力され、また
自交換局からパケットを送出する場合は、主記憶メモＩ
ＪＭＭからのパケットがデータチャネルＣＨ及びインク
フェイス制御部ＩＦＣを介して時分割スイッチＰＨ８Ｗ
に入力され、且つインクフェイス制御部ＩＦＣから制御
回路ＰＨＷＣＡＪくツファの割付は要求が送出され、以
後前述と同様な動作により所定の出回線ＬＮ２を介して
パケットが送出されるものである。
尚、宛先翻訳用ルーチング情報記憶メモリＲＩＤＸの内
容は、交換局によってその内容が異なり又設備計画によ
り変更を要するので、インクフェイス制御部ＩＦＣ及び
データチャネルＣＨを介して交換局から書換え可能にな
っている。
容は、交換局によってその内容が異なり又設備計画によ
り変更を要するので、インクフェイス制御部ＩＦＣ及び
データチャネルＣＨを介して交換局から書換え可能にな
っている。
また、パケット先頭検出回路ＰＤＥＴに於いてエラーチ
ェック等を行なう構成にすることも可能である。
ェック等を行なう構成にすることも可能である。
以上説明したように本発明に依れば、他局宛てのパケッ
トを中継するに際し、自交換局の主記憶メモリにパケッ
トを一旦蓄積する必要がないので、パケットの伝送遅延
時間が短縮されると共に主記憶メモリの使用効率を高め
ることができる利点がある。
トを中継するに際し、自交換局の主記憶メモリにパケッ
トを一旦蓄積する必要がないので、パケットの伝送遅延
時間が短縮されると共に主記憶メモリの使用効率を高め
ることができる利点がある。
第１図は従来に於けるパケット送受信方式のブロック図
、第２図は本発明を実施する交換機の一例を表わす要部
ブロック図である。 ＰＤＥＴはパケット先頭検出回路、ＰＨ８Ｗは入回線用
の時分割スイッチ、ＰＨＷＣは入回線用時分割スイッチ
の制御回路、ＤＮＴＬＲは宛先翻訳回路、ＰＢＦはパケ
ット蓄積用バッファ、ＲＩＤＸは宛先翻訳用ルーチング
情報記憶メモリ、５Ｈ８Ｗは出回線用の時分割スイッチ
、５ＨＷＣは出回線用時分割スイッチの制御回路、■Ｆ
Ｃはインクフェイス部、ＣＨはデータチャネル、ＭＭは
主記憶メモリ、ＬＮｌは入回線、ＬＮ２は出回線である
。
、第２図は本発明を実施する交換機の一例を表わす要部
ブロック図である。 ＰＤＥＴはパケット先頭検出回路、ＰＨ８Ｗは入回線用
の時分割スイッチ、ＰＨＷＣは入回線用時分割スイッチ
の制御回路、ＤＮＴＬＲは宛先翻訳回路、ＰＢＦはパケ
ット蓄積用バッファ、ＲＩＤＸは宛先翻訳用ルーチング
情報記憶メモリ、５Ｈ８Ｗは出回線用の時分割スイッチ
、５ＨＷＣは出回線用時分割スイッチの制御回路、■Ｆ
Ｃはインクフェイス部、ＣＨはデータチャネル、ＭＭは
主記憶メモリ、ＬＮｌは入回線、ＬＮ２は出回線である
。
Claims (1)
- １ パケット形式で送受される情報を交換するパケット
交換機に於いて、複数の入回線と出回線との間に入回線
用時分割スイッチ及び出回線用時分割スイッチを介して
複数個のパケット蓄積用バッファを設け、且つ該パケッ
ト蓄積用バッファに蓄積されるパケットの宛先を識別す
る識別手段を備え、前記複数の入回線からの受信パケッ
トを前記入回線用時分割スイッチを介して前記パケット
蓄積用バッファに一旦蓄積すると共に前記識別手段によ
り当該パケットの宛先を識別し、該識別動作により定め
られた前記出回線に前記出回線用時分割スイッチを介し
て前記パケット蓄積用バッファに蓄積されたパケットを
送出するようにしたことを特徴とするパケット送受信方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54046416A JPS5854701B2 (ja) | 1979-04-16 | 1979-04-16 | パケツト送受信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54046416A JPS5854701B2 (ja) | 1979-04-16 | 1979-04-16 | パケツト送受信方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55137748A JPS55137748A (en) | 1980-10-27 |
| JPS5854701B2 true JPS5854701B2 (ja) | 1983-12-06 |
Family
ID=12746536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54046416A Expired JPS5854701B2 (ja) | 1979-04-16 | 1979-04-16 | パケツト送受信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5854701B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6053017U (ja) * | 1983-09-21 | 1985-04-13 | 横河電機株式会社 | 測定装置 |
| JPS62200443A (ja) * | 1986-02-28 | 1987-09-04 | Canon Inc | 電子機器 |
-
1979
- 1979-04-16 JP JP54046416A patent/JPS5854701B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6053017U (ja) * | 1983-09-21 | 1985-04-13 | 横河電機株式会社 | 測定装置 |
| JPS62200443A (ja) * | 1986-02-28 | 1987-09-04 | Canon Inc | 電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55137748A (en) | 1980-10-27 |
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