JPS5853808B2 - 可変速度クロツク信号回収回路 - Google Patents

Description

【発明の詳細な説明】 本発明は可変の速度をもつ可能性のあるクロック信号を
回収する際に使用するディジタルデータ受信機用回路に
関する。

利害関係のある従来技術の米国特許は第３２３８４６２
号、第３１４２８０２号、第３７３１２２０号、および
３７９８５７３号である。

大部分のディジタル伝送装置は、広い周波数帯域にわた
って変化するクロック信号を、受信した信号から回収す
ることが困難であるため、単一のクロック速度でまたは
制限された数の標準クロック速度で動作する。

かかる制限されたクロック速度のディジタル通信装置に
おいて、受信機でのクロックの回収はトラッキングフィ
ルタ、パイロットトーン、などの使用により行なわれる
。

固定速度のクロック回収装置において、復調されたデー
タはクロック速度でスペクトル線を得るように再整形さ
れる。

再整形された信号は信号対雑音比を改善するためにバン
ドパスフィルタされ、そしてトラッキングフィルタまた
は位相ロックループに導ひかれてさらに信号対雑音比が
改善される。

広い周波数帯域（両端の比が８対１またはそれ以上の）
にわたって変化し得る関連するクロック速度を有する２
進データを受信するように意図されたディジタルデータ
受信機において、上記した通常のクロック回収技術の使
用は多数のフィルタおよび電子的に制御された発振器の
使用を必要とし、これは実行不可能な要件である。

本明細書で使用する用語「ディジタルデータ受信機」と
はディジタル情報を含む伝送された電気信号を受信し、
処理して有用な情報をつくることができる装置をいう。

一般に、伝送媒体は重要でなく、電磁搬送波、磁気テー
プなどを使用できる。

ディジタル情報信号を受信し、処理するためのこの形式
の装置は、受信したディジタルデータの処理、デコード
および時間での再量子化を可能にするために、受信した
データ信号と同期するタイミング波形を必要とする。

本発明の可変速度クロック信号回収回路はディジタル受
信機系を、受信機装備の変更あるいは再構成の必要なし
に、非常に広い帯域にわたって変化し得るクロック周波
数に基づく２進デ一タ信号を容易に受は入れることがで
きるようにする。

ディジタルデータ受信機は、代表的には、受信機で受信
したディジタルデータの過渡状態に対応する態様で変化
する特性を有する２進デ一タ信号を発生するための手段
を含む。

データの過渡状態によって変化する２進デ一タ信号のこ
の特性は通常、そのレベルがデータの各過渡状態ｌこお
いて論理０レベルから論理ルベルへ、またはその逆にシ
フトする電圧である。

本発明によれば、可変速度クロック信号回収回路は、デ
ィジタルデータ受信機において発生された２進デ一タ信
号が供給され、かつ各パルスが受信機によって受信され
たディジタルデータの過渡状態に対応する一連のパルス
からなる第１の電気信号を発生するための論理過渡状態
検出器を有する。

シンセサイザがあらかじめ定められたまたは選択可能な
周波数の第２の電気信号を発生するために設けられてい
る。

この第２の電気信号の周波数は受信したディジタルデー
タのクロック速度によって決定される。

第１および第２の電気信号が供給されるアップ変換器ま
たは混合器は第１および第２の電気信号を混合し、そし
て第１の電気信号をそのスペクトル成分だけ第２の電気
信号と周波数の相違する側波帯またはスペクトル成分を
有する第３の電気信号を発生するように変換するためｌ
こ利用される。

狭帯域フィルタが第３の電気信号をフィルタしてあらか
じめ定められた中間周波数の第４の電気信号を発生する
ために設けられている。

事実上、これは第３の電気信号の側波帯成分の選択を可
能にする。

この側波帯成分は第１の電気信号を構成するパルスの基
本波または調波成分に対応する。

第２の電気信号ならびに第４の電気信号またはそれから
導出された信号が供給され、かつ第４の電気信号または
それから導出された信号を第２と第４の電気信号の周波
数の差に対応し、そして２進データ信号のクロック速度
に比例する周波数を有する第５の電気信号を発生させる
ように混合すなわち変換するためのダウン変換器または
混合器が設けられている。

この可変速度クロック信号回収回路はディジタルデータ
受信機が動作し得るクロック信号周波数帯域より狭くて
もよい周波数範囲を有する電子的に制御□□される発振
器を含む。

電子的に制御される発振器の周波数範囲が受信したディ
ジタルデータに対するクロック信号の範囲の上限に至る
ときには、最低のディジタルデータ速度に対するクロッ
ク周波数に対応する発振器制御の周波数を発生するため
に分周回路が使用できる。

あらかじめ定められた、または選択可能な周波数を有す
る第２の電気信号は事実上、データ速度セレクタによっ
て制御されるシンセサイザによって周波数が選択可能で
ありかつこのシンセサイザ（どよって発生されることが
好ましい。

データ速度セレクタは電子的に制御される発振器出力信
号の分割を制御するのに使用でき、シンセサイザから選
択された周波数を制御するのに使用でき、かつ位相ロッ
クループの利得を変化させるために使用できる。

位相ロックループは電子的に制御される発振器出力周波
数に比例する電気信号の周波数を２進デ一タ信号から導
出された第５の電気信号の周波数と比較するための位相
検出器を利用してもよい。

本発明は以下の詳細な説明ならびに添付図面を参照する
ことによってよりよく理解できよう。

添付図面は本発明の好ましい一実施例を例示するもので
あり、第３図ないし第７図の詳細な接続図ならびに素子
の形式番号あるいは数値は例示であって限定の意味では
ない。

特に指示のないコンデンサの容量はμＦ（マイクロファ
ラド）であり、インダクタの値はμＨ（マイクロヘンリ
ー）である。

文字ＭＣで始まる形式番号を有する回路素子は米国のモ
トローラ社によって製造され、市販されている素子であ
る。

さらに、図面中の電気信号は文字Ｅに数字を付加したも
ので指示されており、電気信号が生じる回路点の指示も
併せて行なっている。

さて、同様の数字または指示が同様の電気信号または素
子を表わす図面を参照すると、第１図には可変クロック
速度に基づくディジタルデータを受信するように設計さ
れたディジタルデータ受信機に対するクロック信号回収
回路の電気的ブロック図が示されている。

この中で記載されるように、図面中の回路は１．５３６
から１２．９５０メガビット／秒（ＭＢＰＳ）までの範
囲のデータ速度を有する伝送されたディジタルデータに
関して使用するように設計されている。

また、図示のクロック信号回収回路は、２進データ情報
の２ビツトが伝送された情報のデコードのために必要で
ある２進４レベルコード化を採用するディジタルデータ
受信機および送信機について使用するように設計されて
いる。

クロック信号回収回路は全体として数字１０で指示され
ている。

この回路１０は入力として２進デ一タ信号Ｅ１を有する
論理過渡状態検出器１２を含む。

２進デ一タ信号はディジタルデータ受信機復調悪部分か
ら導出でき、代表的には位相変調された搬送波信号また
は類似のものの変調によって得られる可変振巾の電気信
号よりなるが、しかしいずれにしても受信したディジタ
ルデータの過渡状態に対応する振巾変動を含む。

論理過渡状態検出器は２進デ一タ信号Ｅ１を使用して一
連のパルスからなる信号Ｅ２を発生する。

これら一連のパルスのそれぞれは受信したディジタルデ
ータの過渡状態に対にする。

受信したディジタルデータが一連の論理Ｏまたは論理１
よりなる場合には、過渡状態が生ぜず、１つのパルスが
波形Ｅ２によって例示されているように存在しない。

論理過渡状態検出器は、信号Ｅ２が２進デ一タ信号Ｅ１
のデータ速度に対応するクロック周波数においてかなり
のエネルギレベルのスペクトル成分をもつことを確実に
するために、低いデユーティサイクルの波形Ｅ２のパル
スを供給するのに使用されることが好ましい。

電気信号Ｅ２はアップ変換器または混合器１４に供給さ
れる。

このアップ変換器１４は信号Ｅ２をシンセサイザ２４か
らの信号Ｅ７と混合する。

２進デ一タ信号Ｅ１のデータ速度が固定されるならば、
電気信号Ｅ７はあらかじめ定められたまたは固定の周波
数をもつことになる。

しかしながら、２進デ一タ信号が可変のデータ速度をも
つ場合には、シンセサイザはデータ速度セレクタ２６か
ら得られることが好ましい電気信号Ｅ２０によって制御
される選択可能な周波数レベルの出力電気信号ＥＴを発
生する。

データ速度セレクタ２６は５つのダイヤルを有し、各ダ
イヤルが１０進デイジツトＯないし９に対応する１０の
位置を有し、そしてダイヤル選択位置に対応する４ビツ
トの２進化１０進信号を発生する市販の装置であること
が好ましい。

シンセサイザ２４はデータ速度セレクタ２６のダイヤル
の位置によって決定される周波数を有する信号ＥＴを発
生する。

勿論、データ速度セレクタの設定ならびに電気信号Ｅ７
の周波数は２進デ一タ信号Ｅ１のデータ速度によって決
定される。

データ速度セレクタのダイヤルのそれぞれは１つの周波
数に対にする５デイジツトの１０進数のうちの１つのデ
ィジットを表わす。

この１０進数の最下位ディ、ジットが１０００の位のＨ
ｚを表わす場合には、これらダイヤルによって表わされ
る最下位ディジットにおける１単位の変化は電気信号Ｅ
７の周波数の１０００Ｈｚの変化および２進デ一タ信号
Ｅ１のクロック速度の１０００Ｈｚの変化に対応する。

シンセサイザ２４によって発生される電気信号Ｅ７は３
０ＭＨｚに、２進デ一タ信号Ｅ１のデータ速度に対応す
るタロツク周波数の１／２を加えたものに等しい周波数
を有する。

残っている以下の論述では電気信号ＥＴが２進デ一タ信
号のクロック速度とこの周波数関係をもつものと仮定す
る。

１．５３６から１２．９５０ＭＢＰＳまでの速度を有す
るディジタルデータに対しては、対応するクロック速度
は１．５３６から１２．９５０ ＭＨｚまでの周波数範
囲を有する。

そのような場合に、アップ変換器１４に供給される電気
信号Ｅ７の周波数は３０．７６８ＭＨｚから３６． Ｉ
、 ７５ ＭＨｚまでの周波数範囲にわたって変化する
。

電気信号Ｅ２およびＥ７の混合はアップ変換器１４の出
力に電気信号Ｅ３を発生する。

この信号Ｅ３は電気信号Ｅ７の周波数の正弦波信号であ
るが、しかし電気信号Ｅ２のスペクトル含有量ｔこよっ
て決定される側波帯成分を余分に含む。

電気信号Ｅ３は３０ＭＨｚ、すなわち電気信号Ｅ３中の
スペクトル線の１つに対にする周波数、の出力電気信号
Ｅ４を有する狭帯域フィルタ１６に供給される。

このスペクトル線は電気信号ＥＴおよびＥ２の周波数の
差に対にし、後者の信号はクロック周波数の１／２の周
波数を有するスペクトル成分を含む。

狭帯域フィルタ１６は、アップ変換器１４で発生される
側波帯の所望の３０ＭＨｚ戊分を除いた全部を拒否する
ように働く非常に狭い帯域巾、例えば１３ＫＨｚの帯域
巾をもつことが好ましい。

１つの狭帯域フィルタ１６のみが２進デ一タ信号Ｅ１の
種々のデータ速度に対応する種々のクロック周波数１の
全部に対して使用されるということを注意すべきである
。

狭帯域フィルタからの３０ＭＨｚの出力電気信号Ｅ４は
可変時間遅延回路１８に供給される。

この回路１８はあらかじめ定められた数のナノ秒だけ電
気信号Ｅ４を遅延させ、電気信号Ｅ４に周波数が対応す
るが、しかし回路１０によって導出されたクロック信号
を受信ディジタルデータ信号のビット間隔の中心にまた
はその近傍に入れるように遅延された電気信号Ｅ５を提
供する。

遅延された電気信号Ｅ５はダウン変換器または混合器２
０に供給される。

このダウン変換器２０には３０ＭＨｚにクロック周波数
の１／２を加えた周波数を有する電気信号Ｅ７が供給さ
れる。

ダウン変換器２０は電気信号Ｅ５およびＥ７を混合して
入力信号Ｅ５およびＥ７の和および差の周波数を含む電
気信号Ｅ６を発生する。

ローパスフィルタ２２はクロック速度の１／２に等しい
周波数を有する差の周波数Ｅ１４を通す。

クロック速度の１／２の信号だけが２進デ一タ信号の処
理において必要である場合には、電気信号Ｅ１４は直接
使用できる。

しかしながら、クロック速度で変化するタイミング信号
が一般にディジタルデータ受信機の処理回路によって要
求される。

この要求は位相ロックループ形態によって満足にされる
。

電気信号Ｅ１４は、ディジタル位相検出器４４に供給さ
れる出力電気信号Ｅ１５を有するバッファ回路４２に供
給される。

ディジタル位相検出器４４は電子的に制御される発振器
２８を含む位相ロックループの一部分である。

ディジタル位相検出器４４には電子的に制御される発振
器から出力電気信号Ｅ８の周波数に比例する周波数を有
する電気信号Ｅ１２が供給される。

電気信号Ｅ１２とＥ１５間の任意の位相差はこれら信号
Ｅ１２とＥ１５間の位相差によって決定される大きさの
電圧を有する誤差電気信号Ｅ１６を発生させる。

電気信号Ｅ１６はローパスフィルタ４６を通過し、存在
し得る任意の高周波成分が除去され、その結果の電気信
号Ｅ１７は可変利得増巾器４８に対する入力を形成する
。

可変利得増巾器の出力は電気信号Ｅ１８であり、この信
号Ｅ１８は電子的に制御される発振器２８に供給され、
かつ発振器出力電気信号Ｅ８の周波数を決定する電圧の
大きさを有する。

電気信号Ｅ８は１／２分周回路３０および３２に供給さ
れ、電気信号Ｅ８の周波数の１／２の電気信号Ｅ９およ
び電気信号Ｅ８の周波数の１／４の電気信号Ｅ１０を発
生させる。

ディジタルスイッチ３４は信号Ｅ１１が現われる出力リ
ードと、電気信号Ｅ８ 、Ｅ９およびＥｌｏが供給され
る３つの入力端子とをそれぞれ有する。

ディジタルスイッチの機能は信号Ｅ１１が現われる出力
端子を、信号Ｅ８．Ｅ９およびＥｌｏが現われる３つの
入力端子の任意の１つと接続することである。

これら入力端子のいずれがディジタルスイッチ３４の出
力端子に接続されるかはディジタルスイッチ３４を制御
する電気信号Ｅ１９によって決定される。

いずれの場合でも電気信号Ｅ１１はディジタルスイッチ
３４に対する３つの入力信号の１つに対にする。

電子的に制御される発振器２８は６．１４４ＭＨｚから
１５．９９６ＭＨｚまでの周波数範囲をもつことが好ま
しい。

これと対照的に、クロック信号回収回路１０は１．５３
６ ＭＨｚから１２．９５０ ＭＨｚまでのクロック信
号周波数に対応するデータ速度に対して有用である。

前記したように、電気信号Ｅ８は電子的に制御される発
振器２８の出力であり、かつ６．１４４ＭＨ２から１５
．９９６ＭＨｚまでの周波数範囲を有する。

分周回路３０は電気信号Ｅ８の周波数を２で割算し、３
．０７２ ＭＨｚから７．９９８ＭＨｚまでの周波数範
囲を有する電気信号Ｅ９を発生する。

同様に、分周回路３２は電気信号Ｅ９の周波数を２で割
算し、１．５３６ ＭＨｚから３．９９９ＭＨｚまでの
周波数範囲の電気信号Ｅ１０を発生する。

ディジタルスイッチ３４は速度デコーダ５０によって制
御され、速度デコーダ５０はデータ速度セレクタ２６か
らの電気信号Ｅ２１によって制御される。

速度デコーダ５０は、事実上、データ速度セレクタ２６
のデータ速度範囲を３つの周波数帯域に分割し、それ酸
ディジタルスイッチ３４を、入力電気信号Ｅ８ 、Ｅ９
またはＥｌｏの１つに対にする電気信号Ｅ１１を発生す
るように設定する。

低データ速度範囲において、電気信号Ｅ１１は信号Ｅ１
０に対応し、かつ１．５３６ ＭＨｚから３．９９９Ｍ
Ｈｚまでの周波数範囲をもち、中間データ速度範囲にお
いて、電気信号Ｅ１１は信号Ｅ９に対応し、かつ４．０
００ ＭＨｚから７．９９９ ＭＨｚまでの周波数範囲
を有する。

この中間データ速度範囲において、電子的に制御される
発振器２８の８．０００ ＭＨｚないし１５．９９６Ｍ
Ｈｚの範囲のみが使用され、これは高データ速度範囲に
おいても同じである。

高データ速度範囲において、電気信号Ｅ１１は信号Ｅ８
に対にし、かつ８．０００ＭＨｚから１２．９５０ＭＨ
ｚまでの周波数範囲を有する。

電気信号Ｅ１は２進デ一タ入力信号Ｅ１１のデータ速度
に対応するクロック速度である。

信号Ｅ１１は分周回路３６によって分周される。

図示するように、回路３６は周波数を１／２に割算する
が、しかし一般には、分周回路３６はＮ回路による割算
である。

ここでＮはｌｏｇ２ Ｌに等しく、Ｌはディジタル通信
装置におけるコード化のレベルを示す。

４レベルコード化に対しては、Ｎは図示される２に等し
い。

分周回路３６からの出力信号はクロック周波数の１／２
の電気信号Ｅ１２である。

この信号Ｅ１２は前記したようにディジタル位相検出器
４４に供給される。

電気信号Ｅ１２の周波数を１／２に分周してクロック速
度の１／４の周波数を有する電気信号Ｅ１３を発生させ
るために分周回路３８が設けられている。

信号Ｅ１１゜Ｅ１２およびＥ１３はバッファ回路４０に
、クロック信号回収回路１０の出力として、供給される
。

さてこ第２図を特に参照すると、第１図に単ブロックで
例示されたシンセサイザ２４のブロック図が示されてい
る。

このシンセサイザは前記したように、１０００Ｈｚ刻み
で３０．７６８ ＭＨｚから３６．４７５ ＭＨｚまで
の範囲の周波数を有する出力信号を発生する機能を有す
る。

データ速度セレクタ２６は電気信号Ｅ２０として集合的
に指示されている５つの２進化１０進出力信号を与える
。

これら出力信号はプログラム可能なカウンタ５８に供給
される。

信号Ｅ２０の２進化１０進入力の１つはデコード回路７
０に供給される。

デコード回路７０はプログラム可能なカウンタ５８に供
給される出力電気信号Ｅ３０を有する。

基本的には、シンセサイザ２４は５００Ｈｚ刻みでその
大きさを変化できる所望のシンセサイザ出力周波数を得
るために固定のプログラム可能なカウンタが低周波レベ
ル（２５０Ｈｚ）で位相比較を行なうのに使用される位
相ロックループ形態からなる。

位相比較回路において使用される基準信号はＩＭＨｚの
温度補償されたクリスタル発振器５２から導出される。

クリスタル発振器５２からの出力信号は固定カウンタ５
４によって１／４０００にされた電気信号Ｅ２２である
。

従って固定カウンタの出力における電気信号Ｅ２３は２
５０Ｈｚの周波数を有する。

これはディジタル位相検出器５６に供給される。

この検出器５６にはプログラム可能なカウンタ５８から
の電気信号出力Ｅ２４も供給される。

ディジタル位相検出器５６の出力は電気信号Ｅ２３およ
びＥ２４間の位相差に比例する大きさの電圧電気信号Ｅ
２５である。

タイプ■セカンドオーダーアクティブフィルタ６０が信
号Ｅ２５をフィルタし、電気信号Ｅ２６を発生する。

この電気信号Ｅ２６は３極バターワースフイルタ６２に
よって再ひフィルタされる。

バターワースフィルタ６２は出力電気信号Ｅ２７を有す
る。

タイプ打フィルタ６０は本実施例では１００または２．
５ Ｈｚで割算された位相検出器サンプリング信号Ｅ２
３の周波数に等しいように選択された固有の周波数を有
するセカンドオーダーループを提供することが好ましい
。

また、本実施例におけるバターワースフィルタは１０ま
たは２５Ｈｚで割算された信号Ｅ２３の周波数に等しい
カットオフ周波数をもつように選択されている。

このフィルタは信号Ｅ２７中の２５０ ＨｚｌＪｉ、分
の不存在を確実にするが、しかし７ての固有周波数がバ
ターワースフィルタのカットオフ周波数より低い周波数
であるので、セカンドオーダーループを乱さない。

信号Ｅ２３およびＥ２４の位相差に比例する電気信号Ｅ
２７は電子的にすなわち電圧制御□□される発振器６４
を制菌する。

発振器６４からの出力電気信号Ｅ２８は３０．７６８Ｍ
Ｈｚから３６．４７５ ＭＨｚまで変化し、そしてプ
リスケーラ６８に供給される。

プリスケーラ６８は信号Ｅ２８の周波数を１／２に割算
して１５．３８４ＭＨｚから１８．２３７５ＭＨｚまで
の周波数範囲を有する電気信号Ｅ２９を発生する。

この信号は入力としてプログラム可能なカウンタ５８に
供給される。

プログラム可能なカウンタ５８は電気信号Ｅ２９の周波
数を、データ速度セレクタ２６のダイヤルまたはスイッ
チの設定によって６１５３６から７２９５０までの範囲
内の数字で割算する。

勿論、発振器６４の出力周波数はプログラム可能なカウ
ンタ５８の出力における電気信号Ｅ２４の２５０Ｈｚの
周波数を維持するように調整される。

出力信号Ｅ２８は出力割算器回路６６に供給される。

この割算器回路６６からクロック信号回収回路１０のア
ップ変換器１４およびダウン変換器２０に供給するため
の出力電気信号Ｅ７が得られる。

シンセサイザ２４中のプログラム可能なカウンタ５８は
６１５３６から７２９５０までの範囲の割算を実行し、
かつ２進デ一タ信号Ｅ１のクロック速度またはデータ速
度は１．５３６’ＭＨｚから１２．９５０ ＭＨｚまで
の周波数で変化するということを注意すべきである。

これら範囲は最上位ディジットにおいてのみ互いに相違
する。

最上位ディジットにおける差はデコード回路７０の使用
によって手直しされる。

このデコード回路１０は、データ速度セレクタ２６の最
上位ディジットが０または１であるときに、カウンタ５
８の割算の最上位ディジットを６または７にそれぞれプ
ログラムする。

プログラム可能なカウンタの割算の残りのディジットは
データ速度セレクタ２６のスイッチによって指示される
通りである。

次に、第３図ないし第７図を特に参照すると、第１図お
よび第２図においてブロック形式で図示された回路の詳
細な接続図が示されている。

破線で囲まれた回路素子には第１図および第２図のブロ
ックに対にする数字の指示が与えられている。

第１図に示す論理過渡状態検出器１２は第３図ないし第
７図の詳細接続図には例示されていない。

第３図において、論理過渡状態検出器１２の出力部分の
一部を形成し得る、またはアップ変換器１４の一部であ
るとみなし得る回路１３が図示されている。

この回路１３は本質的には増巾およびパルス整形回路で
あり、この回路はインピーダンス整合またはバッファ機
能も遂行する。

増巾器１００の入力に供給される図示の電気信号Ｅ１は
実際には論理過渡状態検出器１２に２進デ一タ信号入力
として供給される信号Ｅ１と同じではないが、しかしそ
れから導出される。

回路１３からの出力信号Ｅ２は一連の狭いパルスからな
る。

これらパルスのそれぞれは論理過渡状態検出器１２に対
する２進デ一タ入力信号Ｅ１の論理レベルにおける１つ
の過渡状態に対応する。

アップ変換器１４の素子１０２は米国のミニサーキット
ラボラトリーズから市販されている平衡混合器である。

混合器１０２に対するその端子りにおける入力はトラン
ジスタ１０４のコレクタに結合されている。

トランジスタ１０４のベースにはシンセサイザの出力電
気信号Ｅ７が供給される。

混合器１０２によって生じる和および差の周波数はトラ
ンジスタ１０６のベースに供給される。

トランジスタ１０６のコレクタには電気信号Ｅ３が現わ
れる。

電気信号Ｅ３は、１３ＫＨｚの非常に狭い通過帯域を有
し、かつ非常に鋭い上部および下部カットオフ特性をも
つ３０ ＭＨｚのクリスタルフィルタである狭帯域フィ
ルタ１６に供給される。

フィルタ出力電気信号Ｅ４は可変時間遅延回路１８のト
ランジスタ１０８のベースに供給される。

回路１８によって与えられる約５０ナノ秒の遅延は可変
インダクタ１１２の可動アーム１１０によって制御され
る。

一般に、回路１８の遅延設定の変更は、クロック信号回
収回路が使用されるディジタルデータ受信機の初期の設
定後は必要でない。

遅延回路１８からの電気信号Ｅ５はダウン変換器回路２
０のトランジスタ１１４のベースに供給される。

このトランジスタはトランジスタ１１６ならびにそれら
の関連する素子とともに、信号Ｅ５をアップ変換器回路
１４と関連して記載した形式の平衡混合器１１８のＲ入
力に結合する入力回路を形成する。

平衡混合器１１８は信号Ｅ５を、２進デ一タ信号Ｅ１の
データ速度に対応するクロック周波数の１／２の周波数
を有する信号Ｅ６に変換する。

電気信号Ｅ６は第４図に示すローパスフィルタ２２に供
給され、２進デ一タ信号のクロック速度の１／２の周波
数を有する基準電気信号Ｅ１４を発生させる。

信号Ｅ１４はバッファ回路４２を通ってディジタル位相
検出器４４に送られる。

検出器４４は市販のディジタル位相検出器１２０を含む
。

位相検出器４４からの出力信号Ｅ１６は演算増巾器１２
２の入力に供給される。

この演算増巾器１２２は能動フィルタとして働き、かつ
位相検出器信号Ｅ１６にタイプ用セカンドオーダールー
プレスポンス特性を与える。

このセカンドオーダーフィルタの後に２極バターワース
ローパスフイルタがあり、このローパスフィルタは演算
増巾器１２４とその関連する回路とによって形成されて
いる。

増巾器１２４からの出力電気信号Ｅ１７は可変利得増巾
器４８に対する１つの入力となる。

信号Ｅ１７は演算増巾器１２６の正（１）入力に供給さ
れる。

この演算増巾器１２６の出力には電気信号Ｅ１Ｂが現わ
れる。

フィードバック形態で接続された増巾器１２６の利得は
信号Ｅ１９およびＥ１９によって制御される。

後者の信号Ｅ１９は前者の補数である。

電子的に制御される発振器２８には電気信号Ｅ１８が供
給され、市販の発振器モジュール１２８の出力に発振器
出力信号Ｅ８を発生させる。

発振器出力周波数は電圧可変容量ダイオードすなわちバ
ラクタ１３０によって制御される。

第５図において、発振器２８からの電気信号Ｅ８は分周
回路３０のＤ形フリップフロップのクロック人力Ｏに供
給されることが分る。

このフリップフロップのＱ出力は電気信号Ｅ９であり、
また亘出力は電気信号「１として分周回路３２のＤ形フ
リップフロップのクロック人力Ｃに供給される。

電気信号Ｅ１０はこのフリップフロップのＱ出力に現わ
れる。

信号Ｅ８ 、Ｅ９およびＥｌｏはそれぞれディジタルス
イッチ３４のゲート１３２，１３４および１３６の入力
に供給される。

ゲート１３２はその１つの入力が速度デコーダ５０のゲ
ート１３８の１つの出力に接続されている。

ゲート１３４はその入力の１つが速度デコーダのゲート
１４０の出力に接続されており、ゲート１３６はその入
力の１つがリード１４４を通じて速度デコーダのゲート
１３８および１４２の出力に結合されている。

リード１４４には電気信号Ｅ１９が現われる。

速度デコーダ５０のゲート１３８および１４２に対する
入力信号Ｅ２１はデータ速度セレクタ２６からの電気信
号Ｅ２１である。

この電気信号はデータ速度セレクタスイッチの２進化１
０進出力から得られた３ビツトの２進データからなる。

リード１４６は２進化１０進データ速度セレクタ出力信
号の最上位ディジットの１位置に対にするビットを受信
する。

リード１４８にはデータ速度セレクタ２６からの２進化
１０進出力信号の第２の上位“ディジットの８位置のビ
ットが現われる。

リード１５０には第２の上位ディジットの４位置のビッ
トが現われる。

かくして、ディジタルスイッチ３４からの出力電気信号
Ｅ１１は速度デコーダ５０におけるリード１４６，１４
８および１５０に供給されるビットの内容によって信号
Ｅ８゜Ｅ９またはＥｌｏの１つである。

リード１４４の信号Ｅ１９およびリード１５２に現われ
る信号Ｅ１９は前記したように可変利得増巾器間路４８
（第４図）に供給される。

これは増巾器４８の利得を、速度デコーダ５０によって
制御されるディジタルスイッチにより決定される信号Ｅ
１１の３つの周波数範囲の１つ幡−従って、変化する。

増巾器４８の利得を変化させる目的は、分周回路３０お
よび３２において異なる大きさの周波数除数を使用する
ことか′ら生じるループ利得の変化を補償するためであ
る。

増巾器１５８および１６０にそれぞれ接続されたリード
１５４および１５６に現われる信号はディジタルデータ
受信機の復調器部分の回路によって、アップ変換器回路
１４に供給される波形Ｅ２のパルス巾を制御するために
、使用できる。

増巾器１５８および１６０の入力側に接続されたり一ド
１６２は第４図に示すように可変利得増巾器４８に接続
されている。

分周回路３６および３８は第５図に示すようにＤ形フリ
ップフロップを使用する。

電気信号Ｅ１２は分周回路３６のフリップフロップのＱ
出力に現われ、このフリップのＱ出力は信号Ｅ１２の補
数、すなわちＥ１２である。

この亘出力はリード１６４および１６６を介して分周回
路３８のフリップフロップのクロック人力ｌこおよびデ
ィジタル位相検出器４４に供給される。

バッファ回路４０は直接ディジタルスイッチ３４になら
びに分周回路３６および３８に結合された複数のゲート
からなる。

第６図および第７図はシンセサイザ回路２４の詳細接続
図である。

第６図から分るように、プログラム可能なカウンタ５８
は５つの同一の１０進カウンタ１６Ｂ、１７０，１７２
，１７４、および１７６からなる。

カウンタ１６８ 、１７０ 。１７２、および１７４は
データ速度セレクタ２６からの２進化１０進電気信号Ｅ
２０に直接結合されている。

カウンタ１６８に対する入力は信号Ｅ２０の最下位ディ
ジットであり、カウンタ１７０に対する入力は第２の下
位ディジットであり、以下同様である。

デコーダ回路７０は前記したように、最上位ディジット
としてカウンタ１７６に供給される信号Ｅ３０を制御す
る。

第６図および第７図の回路の残部については、これら図
面が前記の回路説明から自明であると考えられ、またシ
ンセサイザは市販されているものであるから、詳細に記
載しない。

しかしながら、図示し、記載したシンセサイザ２４は好
ましい装置である。

【図面の簡単な説明】

第１図はディジタルデータ受信機用可変速度クロック信
号回収回路の一例を示すブロック図、第２図は第１図の
回路に使用されるシンセサイザの例を示すブロック図、
第３図は第１図にブロックで示す回路１４，１６，１８
および２０の詳細な電気接続図、第４図は第１図にブロ
ックで示す回路２２，４２，５６，４８および２８の詳
細な電気接続図、第５図は第１図にブロックで示す回路
３０，３２，３４，３６，３８，４０および５０の詳細
な電気接続図、第６図は第２図にブロックで示す回路５
２，５４，５８および７０の詳細な電気接続図、第７図
は第２図にブロックで示す回路５６，６０，６２，６４
，６６および６８の詳細な電気接続図である。 図の主要な部分を表わす符号の説明は次の通りである。 １０：クロック信号回収回路、１２：論理過渡状態検出
器、１４：変換器、１６：狭帯域フィルタ、１８二可変
時間遅延回路、２０：変換器、２２：ローバスフィルタ
、２４：シンセサイザ、２６：データ速度セレクタ、２
８：電子的に制御される発振器、３０，３２：分周回路
、３４：ディジタルスイッチ、３６ 、３８ ：分周回
路、４０．４２：バッファ回路、４４：ディジタル位相
検出器、４６：ローバスフィルタ、４８二可変利得増巾
器、５０：速度デコーダ、５２：クリスタル発振器、５
４：固定カウンタ、５６：ディジタル位相検出器、５８
ニブログラム可能なカウンタ、６０ 、６２ ：フィル
タ、６４：電圧制御される発振器、６６：出力割算器回
路、６８ニブリスケーラ、７０：デコード回路。

Claims (1)

1. 【特許請求の範囲】 １ 受信したディジタルデータの過渡状態に対応する態
   様で変化する特性を有する２進デ一タ信号を発生するた
   めの手段を含むディジタルデータ受信機に対する可変速
   度クロック信号回収回路において、 前記２進デ一タ信号が供給され、かつそれぞれが前記受
   信機によって受信されたディジタルデータの過渡状態に
   対応する一連のパルスからなる第１の電気信号を発生す
   るための論理過渡状態検出器と、 あらかじめ定められたまたは選択可能な周波数の第２の
   電気信号を発生するためのシンセサイザと、 前記第１および第２の電気信号が供給され、かつこれら
   第１および第２の電気信号を混合し、そして該第１の電
   気信号を、そのスペクトル成分だけ前記第２の電気信号
   と周波数の相違する側波帯またはスペクトル成分を有す
   る第３の電気信号を発生するように、変換するためのア
   ップ変換器または混合器と、 前記第３の電気信号が供給され、かつあらかじめ定めら
   れた周波数の第４の電気信号を発生するための、前記第
   ３の電気信号をフィルタする狭帯域フィルタと、 前記第２の電気信号ならびに前記第４の電気信号または
   それから導出された信号が供給され、かつこの第４の電
   気信号またはそれから導出された信号を、前記第２と第
   ４の電気信号の周波数の差に対応し、そして前記２進デ
   一タ信号のクロック速度に比例する周波数を有する第５
   の電気信号を発生するように、混合または変換するため
   のダウン変換器または混合器と、 可変周波数の第６の電気信号を発生するための電子的に
   制御される発振器と、 前記第６の電気信号を少なくとも１つの整数で割算して
   前記第６の電気信号の周波数に比例する周波数を有する
   少なくとも第７の電気信号を発生するための分周器と、 複数の入力端子と１つの出力端子を有し、該出力端子が
   前記入力端子に選択的に結合され、該入力端子に、前記
   第６の電気信号ならびに少なくとも前記第７の電気信号
   が供給されるスイッチと、前記第５の電気信号またはそ
   れから導出された信号ならびに前記スイッチの前記出力
   端子からの信号または整数によって割算された前記出力
   端子からの前記信号の周波数に等しい周波数を有する信
   号が供給される位相検出器 とを具備し、 該位相検出器がこの検出器に供給される前記信号間の位
   相差の大きさによって調整される特性を有する第８の電
   気信号を発生し、該第８の電気信号が前記電子的に制御
   される発振器に供給されて前記第６の電気信号の周波数
   を調整し、前記位相検出器に供給される前記信号間の前
   記位相差を減少させ、それによって前記第６の電気信号
   に、前記２進デ一タ信号のデータ速度に対応するクロッ
   ク速度に比例する周波数を持たせるようｌζしたことを
   特徴とする可変速度クロック信号回収回路。