JPS5852251B2 - 接点入力回路 - Google Patents

Description

【発明の詳細な説明】 この発明は、論理回路網ｌこ複数の接点を接続する接点
入力回路に係り、特ｆこ電話機用押しボタンダイヤル発
振器等のように、キーの１回の押下げ動作毎Ｅこ、論理
回路網への給電が繰り返えされる接点入力回路Ｅこ関す
るものである。

従来、この種の回路に使用する接点は、チャックリング
が少なく、瞬断、擬似パルス、接触不良等の起らない接
点接触特性の良好な接点を用いていたため、論理回路網
ｔここの接点を直接接続することが一般的であった。

しかし、近年コストダウンをはかるために、接点の材質
のグレードを落し、接点群の構造を簡略化していくに従
って、チャックリング、瞬断、擬似パルス、接触不良等
が生じ、このため論理回路網の誤動作を誘発するよう１
こなった。

この種の接点群を用いる場合、各接点ごとに抵抗とコン
デンサによる積分回路を使用し、上記問題を解決してき
たが、接触不良の問題に関してはマージンが少なく、ま
た、個別部品の使用によるコストアップ、実装上の制約
などの面で欠点が生じていた。

さらに、コストダウンが要求され、接点構造の簡易化が
進むｔこ従い、上記積分回路を用いていたのでは、チャ
ックリング、擬似パルス、瞬断等の吸収効果と、接触抵
抗の許容限度との兼ね合いで満足な効果が得られないよ
う１こなってきている。

この発明は、上述の点ｔこかんがみなされたもので、複
数の接点の動作を所定の時間監視して、その後に記憶回
路ｌこ書き込み、書き込んだ後は、その状態を保持する
ことを特徴とし、その目的は、接点のチャックリング、
擬似パルス、あるいは瞬断等から起因する論理回路網の
誤動作を完全１こ防止すること）こある。

以下この発明１こついて説明する。

第１図はこの発明の一実施例を示す接点入力回路図であ
って、１ｏ〜１ｎは接点、２は前記各接点１ｏ〜１ｎに
連動して動作する電源供給用接点、３は前記各接点１゜
〜ｌｎｌこ接続されたゲート、４は電源が供給されたと
きｔこ動作する初期リセット回路、５ｏ〜５ｎは前記各
接点１゜〜ｌｎｌこ対応して接点の状態を記憶する記憶
回路で、例えばフリップフロップ回路が用いられる。

６は前記初期リセット回路４、記憶回路５゜〜５ｎおよ
びゲート３の出力の論理和をとるゲート、７は前記各接
点１゜〜１ｎのチャックリング時間を吸収するための時
限回路で、例えばパルスを用いた分周回路等で構成され
る。

８ｏ〜８ｎは前記各接点１゜〜１ｎと記憶回路５６〜５
ｎとを結ぶゲート、９ｏ〜９ｎは出力端子である。

次ｌこ上記構成の動作について説明する。

接点１゜〜１ｎのうち少なくとも１つ以上の接点がメー
クすると、電源供給用接点２もメークし各部（こ電源を
供給し、初期リセット回路４が起動して記憶回路５８〜
５ｎと時限回路７をリセットする。

時限回路７は、ケート６ｔこより記憶回路５゜〜５ｎが
すべてリセットされた後、接点１゜〜１ｎのうちいずれ
かがメークしていたら起動し、所定の時間が経過した後
、ゲート８゜〜８ｎを開き、接点１゜〜１ｒ１の状態を
記憶回路５゜〜５ｎに書き込む。

このときの所定時間は、チャックリング、擬似パルス等
接点の不安定動作が完全ｆこおさまる時間より若干長め
ｔこ設定する。

書込みが終了し、出力端子９゜〜９ｎｌこ接点１゜〜１
ｎの接断の状態が出力されると同時１こ、ゲート６を通
して時限回路７をリセットするので、ゲート８゜〜８ｎ
は閉じその状態を保持する。

第２図は以上の動作のタイムヂャートでａは接点１゜〜
１ｎの出力、ｂは初期リセット回路４の出力、Ｃは記憶
回路５゜〜５ｎの出力、ｄは時限回路７の出力、ｅはゲ
゛−ト８゜〜８ｎの出力で記憶回路５８〜５ｎの書込み
信号である。

なお、前記各出力は第１図中の符号ａ−ｅと対応させで
ある。

ここで、記憶回路５゜〜５ｎがリセットされてから、時
限回路７の出力が立ち上がるまでの時間Ｔが、時限回路
７（こよるチャックリング、擬似パルス等の吸収時間で
ある。

記憶回路５゜〜５ｎに書込みが終了して、それを保持し
ている状態では、閉じたゲート８゜〜８ｎ ｌこよって
１゜〜１ｎと記憶回路５゜〜５ｎとは分離されているの
で、これ以後の書込みは不可能となる。

また、接点１゜〜１ｎが瞬断じても記憶回路５゜〜５ｎ
のリセット動作は初期リセットのみで、接点１゜〜１ｎ
ｌこは無関係であるから電源供給用接点２ｔこよる電源
供給が安定である限り、出力端子９゜〜９ｎ ＩＣ，は
全く影響を与えない。

この接点入力回路では接点１゜〜１ｎの操作をやめ、電
源供給用接点２がブレークして回路への電源供給を中止
したときｌこ動作を復旧する。

以上の動作の効果として、接点１゜〜１ｎのうち少なく
とも１つ以上の接点のメーク状態が記憶回路に一旦書き
込まれると、これ以降１ことんｆ、Ｋｌこ長時間のチャ
ックリング、瞬断、接触不良および擬似パルスが発生し
ても、これらに起因する論理回路網の誤動作は、時限回
路の設定時間の長短にかかわらず、完全ｌこ防止するこ
とができる。

なお、上記実施例では、接点１゜〜１ｎと電源供給用接
点２とが同時に動作する例「こついて説明したが、接点
１゜〜１ｎが先に動作した場合昏こは、電源供給用接点
２がメークしたと同時ｌこ前述の動作が開始する。

逆１こ電源供給用接点２が先ｔこメークした場合１こは
、初期リセットが完了するまで接点１ｏ〜１ｎの動作を
待機しているので、接点１゜〜１ｎがメークした直後（
こ前述の動作を開始する。

したがって、この発明によるキー入力回路は、接点１ｏ
〜１ｎと電源供給用接点２の動作順序を選ばない。

また、各接点１゜〜１ｎの操作はキー操作ｆこ限らず他
の手段でもよい。

以上説明したようにこの発明は、接点情報を一定時間監
視した後に記憶し、前記情報を記憶保持したまま給電中
は消去しない構成としたので、接点のチャックリング、
擬似パルス、瞬断、接触不良等より起因する論理回路網
の誤動作を完全ｌこ防止することができる。

また、１回の給電中１こは、唯一の情報しか書き込まれ
ないので、２番目以降ｔこメークした接点情報は全く無
視され、２重押しを防止できる。

さら（こ、この発明は一般のフリップフロップ、ゲート
、タイマ回路等わずかな素子によって構成できるので、
特（こ価格上昇をまねくことなく、各種の接点入力回路
ｆこ適用することができる等の利点がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す接点入力回路図、第
２図は第１図の動作を説明するためのタイムチャートで
ある。 図中、１ｏ〜１ｎは接点、２は電源供給用接点、３．６
および８゜〜８ｎはゲート、４は初期リセット回路、５
８〜５ｎは記憶回路、７は時限回路、９ｏ〜９ｎは出力
端子である。

Claims (1)

1. 【特許請求の範囲】 １ 複数の接点と、 これらの複数の各接点］こ連動 して動作する電源供給用接点を有し、これら複数の各接
   点の接断伏態をそれぞれ記憶する記憶回路と、前記各接
   点の少なくとも１つが接の状態となってから所定時限後
   に出力を出す時限回路と、電源投入（こより起動がかＳ
   り前記時限回路と記憶回路をリセットする初期リセット
   回路と、前記時限回路の出力により制御され前記各接点
   の前記各記憶回路への書込みを可能とするゲートと、さ
   らに前記各記憶回路の少なくとも１つが記憶状態（こな
   ったとき前記時限回路をリセット状態（こ保持する手段
   とからなることを特徴とする接点入力回路。