JPS5851459B2 - 逐次復号器 - Google Patents

Description

【発明の詳細な説明】 たたみ込み符号化されたデータの逐次復号は、ランダム
な雑音を有するチャネルで非常に成功して用いられてい
る周知の誤り訂正方式である。

米国特許第３４５７５６２号には、復号すべき信号を発
生した送信器中で使用された符号器と同一の符号器を逐
次復号受信器が含むような誤り訂正逐次復号器が開示さ
れている。

受信器で検出された情報ビット及びパリティ・ビットは
受信器内で発生した情報ビット及びパリティ・ビットと
比較され、生成された情報ビット毎にハミング距離が計
算される。

この距離はそこからある量が引かれ、その差は正もしく
は負の量になる。

正の場合は情報ビット及びパリティ・ビットが一致し、
負の場合は受信された信号を雑音が妨害しているのであ
る。

これらの正及び負の量の現在の和は歩進的に増加するし
きい値と比較される。

その和がしきい値よりも低くなった場合、検出過程は進
行を停止し、現在の和が増加する正の値を再び取るよう
な情報ビットの系列が得られるまで、前もって仮定され
た情報ビットを再調査するために逆行する。

復号された情報ビットは、利用可能なビットと次に調査
される情報ビットとの間に所定のビット距離が存在する
場合に出力として利用できる。

そのような特許文献に記述されているように逐次符号化
の本質はブロック符号化の「とびとび０（ｊｕｍｐｉｎ
ｇ）拘束を「すべ用（ｓｌｉｄｉｎｇ ）拘束で置き換
えることである。

（ｎ、ｋ）ブロック符号においてに情報ビットのブロッ
クは、それらに情報ビットにのみ依存する（ｎ−ｋ）個
のパリティ・ビットを与えるために用いられる。

ｋ情報ビット及び対応する（ｎ−ｋ）パリティ・ビット
はｎビットのブロックとして伝送され、他の同様のｎビ
ットのブロックとは独立に復号される。

それとは対照的に逐次符号化ではパリティ・ビットは連
続した情報ビットの間に分散されている。

たたみ込み符号の符号語は木構造（ｔｒｅｅ ５ｔｒｕ
ｃｔｕｒｅ ）の形に配置することができ、符号器は情
報ビットによって決定される経路を選択する。

逐次復号の動作は、符号器が通った木構造における経路
を決定する過程と考えてもよい。

受信した系列に基づいて木における経路を復号器が再構
成するように進む時、復号器は現在探索している経路の
確率を、復号器が期待する現在の雑音レベルによって決
定されるしきい値に対して比較する。

もし比較結果が好ましければ（その経路が「充分に確か
らしく」見えれば）、復号器は木の中を進行し続ける。

もし比較結果が好ましくなければ、その時復号器はある
時間前に発生した非典型的な雑音事象により誤った経路
上にあるか又は復号器は正しい経路上にあり非典型的な
雑音事象が現在生じているかのいずれかである。

この時点で復号器は経路が正しくないという仮定を行な
う。

そして復号器は逆行し、より確からしい経路を発見する
ように試みる。

この探索において戻る事の許される距離は具体的な復号
アルゴリズムに依存する。

しばらくの間、復号器は「充分に確からしい」経路を発
見するかあるいは良好な経路を見い出し得すにある固定
された数ｄ。

のノードを後退するまで、後に戻って探索を行なうもの
と仮定する。

前者の場合は、最初の経路が仮定通りに実際正しくなか
った事及び新しい経路がより確かに正しいことを意味す
る。

その後復号器は前へ進む。

後者の場合は、最初の経路がまだ正しいかもしれずそし
て非典型的な雑音現象により確からしく見えないだけで
あることを意味する。

この時復号器は「充分に確からしい」という基準を緩め
、雑音レベルの現在の仮定に基づいた新しいしきい値を
用いて以前のように進行する。

たたみ込み符号データの逐次復号はランダム雑音を有す
るチャネルに関して効率的な誤り訂正方式を提供するが
、逐次復号はバースト雑音チャネルに直接使用すること
ができない。

というのは誤りのバーストは逐次復号器に多大の探索を
行なわせるからであり、これは妥当な時間内に復号器が
復号を行なえないという結果をまねくからである。

バースト・チャネルを非バースト・チャネルに変換する
１つのありふれた方法はインタリーブの方法によること
である。

インタリーブを簡単に説明すると、ＮをＮ＝ｐ−Ｑとな
るような整数であるとする。

その時Ｎ個の数字ｘ１．Ｘ２．・・・ＸＮのブロック（
これは符号器により作られる伝送されるべきデータであ
る。

）はＩ）Ｘｑの長方形のアレイに入力されアレイは行毎
に充填される。

アレイが充填されると、数字は列毎に伝送される。

従ってチャネルを通過する数字の順序はｘｌｌ Ｘｑ＋
１２Ｘ２ｑ＋１ｔ””Ｘ（ｐ−１）ｑ＋１１Ｘ２１Ｘｑ
＋２ｔ・・・である。

受信側では同様の１）＋（１行列が列毎に充填され行毎
に読み出される。

従って符号器出力数字の元の順序が回復される。

明らかにチャネルのバーストは数字ｘｉ、ｘｉ＋４．Ｘ
ｉ−＋−２Ｑ等に影響し、それらはｑ位置の整数倍だけ
互いにずらされている。

従ってこの方法によりバースト・チャネルは非バースト
・チャネルのように見えるようにできる。

普通の手順はインタリーブを用いチャネルをあたかも非
バースト的なランダム雑音チャネルであるかのように見
なして復号することである。

インタリーブの次数ｑは、隣接した数字の誤りが完全に
無相関になるように、バーストの平均長よりも遥かに長
く選ばれる。

米国特許第３５０８１９７号に、たたみ込み符号を用い
て１ビツト長の単一の文字の中の任意の数のビット誤り
を訂正する単−文字誤り及びバースト誤り訂正システム
が開示されている。

この訂正は、受信端局で受信した文字系列から、誤った
文字の誤ったビットを同定する誤りパターン語、及びど
の受信文字が誤ったビットを含むかを同定するロケータ
−語を生成することによって実行される。

誤った文字を検出すると、それを訂正するために誤った
文字に誤りパターン語が加算される。

特許権者は、文字のインタリーブによりシステムをバー
スト誤り訂正に用い得る事を提案している。

この特許文献では確率的な方式である逐次復号に対して
、代数的な復号方式が誤り訂正に用いられている。

インクリーブされたバースト・チャネルはランダム雑音
チャネルとして扱われる。

インクリーブされたバースト・チャネルをランダム雑音
チャネルとして取扱うことは、通信路容量の損失を生じ
る。

もちろんＧ、 Ｄ、 Ｆｏｒｎｅｙ、 Ｊｒ、及びＣ，
Ｋ、 Ｂｏｗｅｒｌ”ＡＨｉｇｈ−５ｐｅｅｄ Ｓ ｅ
ｑｕｅｎｔｉａｌＤｅｃｏｄｅｒ ： Ｐｒｏｔｏｔｙ
ｐｅ Ｄｅｓｉｇｎ ａｎｄ Ｔｅｘｔ”、ＩＥＥＥＴ
ｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｏｍｎｕｎｉｃａｔ
ｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ。

Ｖｏｌ 、 Ｃ０Ｍ−１９、Ａ５、（Ｏｃｔ、１９７１
）、ｐｐ、 ８２１〜８３５で行なわれているように、
このインタリーブ方式を逐次復号器と一緒に用いること
も可能である。

けれども容量の損失により情報伝送の速度は低下する。

従って本発明の目的は、たたみ込み符号データのバース
ト雑音チャネル上での誤り訂正のための逐次復号器であ
ってバースト・チャネルのインタリーブから生じる容量
の損失が最小であるようなものを提供することである。

本発明の他の目的は、たたみ込み符号を利用する確率的
誤り訂正復号器においてバースト・チャネルの高い容量
を利用することである。

本発明の他の目的は、以前に復号されたデータから情報
を引き出しこの情報を後のデータの復号に使用する方法
を与えることである。

発明の要約 バースト及びランダム雑音チャネル（本明細書中でチャ
ネルと言う時、これは通信のみならずデータ記憶装置に
データを蓄積し読出すといった過程も含む広い意味で用
いるものとする。

）での誤り訂正のための逐次復号器はたたみ込み符号化
データを使用する。

復号器は、データ・チャネルからのデータを時間多重化
形式（ｔ ｉｍｅ ｍｕｌ ｔ １ｐ−１ｅｘｅｄ ｆ
ｏｒｍ ）から前もって定められた変換された順序に多
重化解除（ｔｉｍｅ ｄｅｍｕｌｔｉｐｌｅｘ）するデ
ィンタリーバと相互作用する。

復号器は、例えばランダム誤り及びバースト誤りの確率
、バースト誤りの厳しさく ５ｅｖｅｒｉｔｙ）並びに
バースト持続時間などのデータ・チャネルに関する既知
の誤り統計から導かれた尤度（１ｉｋｅｌｉｈｏｏｄ
）値の表を記憶するためのメモリを含んでいる。

復号器は符号化されたデータのサブブロックをディンタ
リーバから取り除き、それをたたみ込み符号器レプリカ
（たたみ込み符号器と同一の装置）に入れる。

この装置は金管は取ったサブブロックとたたみ込み符号
器中に蓄積されている以前の所定の数のサブブロックと
の組合せからシンドローム・ビットを計算する。

このシンドローム・ビットは、たたみ込み符号の木の経
路についての現在の仮定が正しいかでうかを表示する。

チャネルに誤りが存在しなければ、受は取った系列は符
号語であり、シンドローム・ビットはたたみ込み符号の
木の中で正しい経路が取られていることを表示する。

バースト・トラッキング及び標識装置は、ディンタリー
ピング・バッファからのデータの各行が復号されそれに
よってバースト誤りの発生を検出する時、バーストにつ
いて導かれた誤り予報可能情報を使用する。

この装置は、バースト誤りが発生したらしいか否かを表
示するバースト標識ビットを発生する。

逐次復号器はシンドローム・ビットとバースト標識ビッ
トとを用いて誤り尤度及び誤りパターン値の表の中のア
ドレスを計算する。

表は尤度値及び誤りパターン値を含んでいる。

尤度値は復号器制御装置中の総計尤度値を更新するため
に使われる。

表から決定された誤りパターン値は、受は取ったデータ
のサブブロックを変化させるために使われる。

新たに導出された総計尤度値は、符号器レプリカ中でデ
ータのサブブロック上を復号器制御が前向き又は後向き
のどちらに進むべきかを決定するためにしきい値と比較
される。

この方式では探索木中のノードの尤度が探索を案内する
ために計算され使用される。

動作中復号器は、尤度衣から最適の更新された尤度値を
得るために、定常的にバースト標識器を調べる。

発明の開示 第１図は雑音を有するデータ伝送手段又はデータ記憶装
置チャネルで誤り訂正するためのシステムの全体的ブロ
ック図である。

データ・ソース１０が、伝送もしくは記憶すべきデータ
を発生する。

たたみ込み符号器１２は情報ビットを取り入れてパリテ
ィ検査ビットを発生し、パリティ・ビットは符号化デー
タを作るために誤り訂正の目的で付加される。

第２図は典型的な速度４１５の組織的たたみ込み符号器
の例を示す。

４つの情報ビット１４がシフトレジスタ１６中にシフト
され、シフトレジスタ１６中のいくつかの情報ビットの
排他的０Ｒ（２を法とする和）である１つのパリティ・
ビット１８が作られる。

線１４及び１８上のこれら５ビツトは、第１図に示すイ
ンタリーバ２０に直列に送られるデータの１つのサブブ
ロックを構成する。

インクリーバ２０は符号器１２によるビット出力の順序
を受は取った順序から所定の変換された順序に再構成す
る。

第３図はこのシステムと共に使用できる１つの従来のイ
ンクリーバの動作を示す。

それは大きさｐ（行）＋ｑ（列）のビットの２次元配列
２２から構成されている。

データは配列２２に行毎に書込まれ、列毎に読み出され
る。

線２４上の入力ストリームＸｌＸ２Ｘ３・・・Ｘｐｑは
線２６上のストリームＸＩ Ｘ ｑ＋Ｉ Ｘ２ ｑ＋ｉ
°”ｘ（ｐ−１） （１＋１ ｘ２Ｘｑ＋２・・
・に変換される。

再び第１図を参照すると、時間的にインクリーブされた
データはデータ・チャネル２８を伝送される。

ディンタリーバ３０はインタリーバ２０の逆の動作を実
行する。

ディンタリーバ３０もインタリーバ２０と同様の（ｐＸ
ｑ）のビットの配列から成るが、チャネル２８からのデ
ータは列毎に書込まれ復号器３２によって行毎に読み出
される。

インクリーバ２０及びディンタリーバ３０の組合せの目
的は、データ・チャネル２８上のバースト誤りを分離す
ることである。

バーストは同じ列内のビットに影響を与えるであろうが
、復号は行毎に行なわれるのでチャネル上の連続的な誤
りはｑビットの整数倍だけ互いに分離されるであろう。

インタリーバ２０の配列の最初の数行は例えば全部ゼロ
の固定した系列を含んでいてもよい。

これはプリアンプルと呼ばれる。

プリアンプルは、データ・チャネルについての情報を得
るために復号器３２が使用する。

復号器３２は、データの伝送又は記憶中に生じ得る誤り
を訂正するために符号器１２によって導入された冗長性
を使用する。

復号器３２の詳細は第４図等を参照して示され説明され
るであろう。

復号されたデータは最終的にはバッファ３４に記憶され
る。

第４図は復号器３２の詳細なブロック図を示す。

復号器はＨ３１を介して一時にサブブロックずつデイン
タリ・−バからのデータにアクセスする。

ディンタリーバ３０の最初の数行ｎ ｐｒはプリアンプ
ルを含むかもしれず、従って復号されるべきデータの最
初のサブブロックは行ｎ、ｒ＋１に存在するかもしれな
い。

例えば第５図の参照されたい。この図はディンタリーバ
中の情報ビットの１つの一般的な構成を示す。

復号器の主要部分は復号器制御装置３６、シンドローム
発生器３８、バースト・トラッキング及び標識装置４．
０、尤度表アドレス計算器４２、並びに尤度及び誤りパ
ターン表４４である。

本発明の１つの主要な特徴は復号器３２とデインクＩＪ
−バ３０及びチャネル２８との相互作用である。

既知のチャネル統計、バースト及びランダム・ビツリ誤
りの確率並びにバーストの厳しさ及びバースト長の統計
を用いて尤度及び誤りパターン表４４が作られＲＯＭに
前もって記憶されている。

復号器制御装置３６は復号器探索動作を制御する論理回
路を含む。

その主な機能は、現在の尤度及び現在のしきい値の比較
に基づき、前進するか後退するかを決定することである
。

復号器制御装置３６も尤度及び誤りパターン表４４から
のデータを用いて現在の尤度値を計算し復号期間中のし
きい値を再調整する。

復号器探索の方法の詳細は第６図及び第７図に示される
。

シンドローム発生器３８は、シンドローム・ビットを計
算して線３８Ａに出力する。

シンドローム・ビットは線３８Ｃ上の受信パリティ・ビ
ット及び符号器レプリカ３８Ｅによって線３８Ｄ上に生
成されるパリティ・ビットの３８Ｂにおける排他的ＯＲ
である。

前進移動の時符号器レプリカ３８Ｅ中のシフトレジスタ
は前向きにシフトされ、ディンタリーバ３０から受は取
った情報ビットの新しいサブブロックは線３８Ｆを介し
てシフトレジスタに供給される。

受は取った情報ビットに関する線３８Ｆ及び受は取った
パリティ・ビットに関する線３８Ｃの両者はディンタリ
ーバ３０からの線３１の一部分として示されている。

バースト・トラッキング及び標識装置４０は、以前に復
号されバッファ３４に蓄積されているビットとディンタ
リーバ３０中の対応する受信ビットを比較する。

接続線は第１図及び第４図で番号３３及び３５により示
されている。

この比較により、現在のサブブロック中のビットの信頼
性を表示する標識が線４０Ｅに発生する。

即ちそのビットがバースト誤りの中にありそうか否かが
表示できる。

標識は現在のサブブロック中の各ビット毎に発生する。

そのような標識を発生する方式の単純な例を第８図に示
す。

位置ｊのビットに関する標識を発生するために、位置Ｊ
ＱｙＪ ２ｑ、・・・ｊ−ｓｑの受信ビットが復
号データ・バッファ３４の対応するビットとそれぞれ４
０Ａ、４０Ｂ・・・４０Ｃで排他的ＯＲを取ることで比
較される。

比較結果は論理回路４０Ｄに入力され、その出力４０Ｅ
は前述のバースト標識である。

論理回路４０Ｄは例えば全ての入力ビットの単なる論理
和でもよい。

この時ｒＯＪの出力はビットｊに先行するＳビット中に
何の誤りも復号器によって検出されなかったことを意味
する。

従ってビットＪはバースト誤りの一部である可能性は低
い。

しかしもし論理回路４０ＤあるいはＯＲゲートの出力が
「１」であれば、ビットＪはバースト誤りの一部分であ
る可能性が高い。

本質的には標識装置４０はその出力４０Ｅにビットｊの
信頼性についてのある測度を与え、この情報は復号器に
よって探索の決定及び案内に利用される。

第８図は単なる例としてしか役立たないが、より複雑な
バースト標識技術を使用してもよいことが理解されるべ
きである。

尤度値を調整するためにそのようなバースト標識装置を
使用すると、システムの効率が改善される。

上に与えられた例ではバースト標識装置４０は２つだけ
の値「０」又は「１」しか取り得ないが、より一般的な
標識方式では標識装置４０は大きな範囲にわたる数値を
供給できるであろう。

標識値は現在のサブブロックについての尤度値を計算す
るために使われる。

使用する尤度値は、シンドローム発生器３８から線３８
Ａに与えられるシンドローム・ビット、現在のサブブロ
ック中のビットに関する線４０Ｅ上の標識の値、及び第
６図を参照して説明するが復号器制御装置３６中で導出
された拡張数（ｅｘｔｅｎｓｉｏｎ ｎｕｍｂｅｒ ）
ＥＸＴＥＮに依在する。

尤度値は計算してもよく、又表の検索（ｔａｂｌｅｌｏ
ｏｋｕｐ ）によって得てもよい。

標識値の範囲が小さければ（例えば上の例のように０．
１の場合）、表の検索によって尤度を得る方がより効率
的である。

表アドレス計算器４２は、現在のシンドローム・ビット
及び現在のサブブロック中の各ビットに関するバースト
標識値を使用して、現在のサブブロックのために使用さ
れる尤度表のアドレスを計算する。

尤度値は、ランダム誤りの確率、バースト誤りの確率、
平均バースト長、バーストの厳しさ等のチャネル誤り統
計の知識から前もって計算されている。

計算されたアドレスは尤度及び誤りパターン表４４へ至
る線４３に与えられる。

尤度及び誤りパターン表４４は、シンドローム・ビット
及び標識ビットの各組合せ毎の尤度値及び誤すパターン
を含んでいる。

そのような組合せの各々に関して、尤度及び誤りパター
ンね尤度の減少する順に記憶されている。

従ってよりありそうな誤りパターンを最初に調べること
が可能となる。

各組合せに関して順序は異なっていてもよい。

以下の表Ｉは速度４１５の符号でチャネル・パラメータ
を具体的に選んだ場合の２つの尤度衣の一＊例を示す。

両方共シンドローム・ビットが０の場合のものである。

最初の例では標識ビットが全て０１第２の例では標識ビ
ットは０００１１である。

復号器のデータ・バッファ３４は復号されたデータを蓄
積する。

このデータは、尤度及び誤りパターン表４４から復号器
３２によって得られる誤りパターン並びに受信データか
ら導出される。

即ち線３１上のディンタリーバ３０からの受信データは
、尤度及び誤りパターン表４４から線４７に出力される
誤りパターンと共に排他的ＯＲゲート４６に加えられ、
ゲート４６の出力はバッファ３４に至る線４８に加えら
れる。

第６図及び第７図は、第４図に示される復号器制御装置
３６が用いる探索方法を示す。

前に述べたように使用される尤度値は、シンドローム発
生器３Ｂから線３８Ａに与えられるシンドローム・ビッ
ト、現在のサブブロック中のビットに関する線４０Ｅ上
の標識値、及び復号器制御装置３６中で導出される拡張
番号ＥＸＴＥＮに依存している。

復号器制御装置３６は、復号器の探索動作を制御し、現
在の尤度と現在のしきい値との比較に基づいて前進する
か後進するかの決定を下す論理回路を含む。

復号器制御装置の動作のステップは、第６図に各々ブロ
ック５０，５２，５４，５６及び５８によりステップＡ
−Ｅとして示されている。

最初のステップＡは、ブロック５０で示される初期設定
ステップであって、プリアンプルが評価さレバースト標
識がセットされそして全てのシフトレジスタがゼロにセ
ットされる。

又シフトレジスタＴ（参照番号５９）はＴ＝０にセット
され、シフトレジスタＬ。

（参照番号６０）はＬｎ＝Ｏにセットされ、シフトレジ
スタ６１はり。

−１＝ωにセットされ、そして計数値ｎはゼ用こセット
される。

ブロック５２で示すステップＢでは、「前を見る」準備
動作が行なわれ、それによって受信されたサブブロック
ｎ＋１が第４図の符号器レプリカ３８Ｅのシフトレジス
タに読み込まれ、シンドローム・ビットが決定され、標
識ビットが決定され、拡張番号ＥＸＴＥＮが１にセット
され、そしてＬＦ（前を見る）が１にセットされる。

「前を見る」ステップＣではサブブロックｎ＋１に関す
る表アドレスがシンドローム・ビット値及び標識ビット
値から計算される。

尤度の増分λ。

＋１は表中の位置ＥＸＴＥＮから取り出される。それに
対応する誤りパターンも表から得られる。

モしてＬｎ＋１＝Ｌｎ＋λ。

＋１の計算が行なわれる。

復号器制御装置３６は数値Ｌｎ−１，Ｌｎ及びり。

＋１を使用して、前進又は後退のいずれかを決定する。

この決定をするのに使われる論理は第７図に示されてい
る。

ブロック５６は、全てのレジスタがＬｎ＋１→Ｌ ＋
Ｌ のように１ステツプ右へシフトさｎ
ｎ −，１ れ計数値ｎがｎ ＋ １にセットされる前進ステップを
示す。

ブロック５８で示される後退ステップでは全てのレジス
タがり。

＋１←Ｌｏ４−Ｌｎ−１のように１ステツプ左ヘシフト
される。

後退ステップでは表アドレスは、サブブロックｎ−１に
関して得られ、λｎ−１が表から取り出されＬｎ−１が
Ｌｎ−１＝Ｌ、−λｎ −１のように計算される。

第９図は第１０Ａ図〜第１０Ｈ図に詳細に示される逐次
復号器の回路レイアウトである。

４つの回路ブロックが示されていて、第１のグロック８
０はメモリ、シフトレジスタ及びディンタリーバを含む
第１０Ａ図の回路より成る。

第２のブロック８２は第１０Ｂ図、第１０Ｃ図及び第１
０Ｄ図の回路から成り、メモリ論理、パリティ・ビット
論理及びその他種々の論理を含む。

第３のブロック８４は第１０Ｅ図に詳細）こ示されるゲ
ート回路である。

第４のブロック８６は第１０Ｆ図、第１０Ｇ図及び第１
０Ｈ図に詳細に示されるクロック・パルス発生器から戒
る。

ブロック８０，８２゜８４及び８６に示される回路は相
互に接続され、第１０図〜第２１図に関連して以下説明
するような方式で動作する。

第１０Ａ１図及び第１ＯＡ２図〜第１０Ｈ１図及び第１
０Ｈ２図は第１０Ａ１図が一番上の左に、第１ＯＡ２図
が一番上の右に、第１０Ｈ１図が一番下の左に、そして
第１０Ｈ２図が一番下の右に配置される。

これらの図の相互配置は第１０図に示されている。

これらの図を参照する時左右の両方の図を含める場合、
添字「１」及び「２」は省略する。

例えば第１０Ａ図と言えば第１０Ａ１図及び第１ＯＡ２
図の両方の図面をさすものと解される。

第１０Ａ図は上部にｙシフトレジスタ１０２及びＸシフ
トレジスタ１０４を示す。

これら２つのレジスタは第１７Ａ図及び第１７Ｂ図のパ
リティ・ビット論理と共に第４図に示される符号器レプ
リカ３８Ｅを構成する。

バースト・トラッキング標識に関する情報はＲＯＭＩ
１０ （第１５図参照）に記憶される。

これらは、実際第４図の尤度及び誤りパターン表であっ
て、前もって計算され、読取専用メモリ１１０に１回だ
け記憶されている。

Ｌシフトレジスタ１１２（第１６図参照）は、前進する
か又は後退するかあるいはしきい値を変更するかどうか
の復号器の動作を決定するために復号器制御装置３６で
使われる３つの尤度値を含んでいる。

第１０Ｂ図でＲＯＭアドレス論理１１４（第１８Ａ図及
び第１８Ｂ図に詳細が示される）は、Ｒ’ＯＭ表のアド
レスを計算するために使われ、符号器レプリカ３８Ｅか
らのデータ及びＲＡＭ１０８に蓄積されているバースト
・トラッキング及びバースト標識ユニットからの情報を
使用する。

第１０Ｂ図の下部にある加算器は尤度値を加算しＲＯＭ
１１０から来た尤度値を更新するために使われ、復号器
制御装置で使用される。

第１０Ｃ図には、ディンタリーバ３０から特定のサブブ
ロックを得るために使われるディンタリーバ・アドレス
に関する多くの計算を行なう回路が示されている。

この回路はサブブロックの実際の数も計数しサブブロッ
クがプリアンプル中にあるか又はポストアンブル中にあ
るかも判定する。

アドレス計算器及び比較ユニット１１６は第１０Ｃ図に
示され復号器制御装置に実際の数値を供給する。

例えば比較ユニット１２６は３つの尤度値を３つのしき
い値と比較し復号器の動作を決定するために復号器制御
装置に数値を供給する。

第１０Ｅ図にはりイミング・ゲート及びタイミング・パ
ルスが示されている。

第１０Ｆ図、第１０Ｇ図及び第１０Ｈ図はシステムのた
めのゲート・パルス及びクロック・パルスの発生器の動
作を示す。

第１１図は２つの部分から構成される読取ゲート回路及
びメモリ・データ・レジスタ（ＭＤＲ）７６４を有する
ディンタリーバ３０を示す。

ディンタリーバ・アドレスの２つの部分は、ディンタリ
ーバの行の番号と列の番号を構成する。

第１２図及び第１３図は符号器のｙシフトレジスタ１０
２及びＸシフトレジスタ１０４を示す。

第１４図は、経路に関する全ての情報及びバースト標識
が蓄積されているランダム・アクセス・メモリを示す。

第１６図の３つのレジスタ（Ｌシフトレジスフ）は３つ
の尤度値を含み、復号器制御装置で使用される。

第１７図は、シンドローム・ビットを得るためにｙシフ
トレジスタ（第１２図）及びＸシフトレジスタ（第１３
図）と共に使用されるパリティ・ビット論理を含む。

第１８図の回路はバースト標識を更新するのに役立ち、
ＲＡＭメモリに蓄積されている以前のバースト標識及び
誤りパターンからの情報を用いてバースト標識を更新し
新しいバースト標識を得る。

第１９図はテイル（ｔａｉｌ）中のシンドローム・ビッ
トを蓄積するテイル記憶装置である。

これは復号器がディンタリーバの終りに到達する時に使
われるだけである。

第２０図は復号器制御論理を示している。

ディンタリーバ 第１１図に示されるディンタリーバ３０は６４個のメモ
リ・ボックス２０２から構成されている。

ボックスＯは左に、ボックス６３は右にある。

各ボックスは各５ビツトのワードを２５６含み得る。

ディンタリーバは、通常の手段により記録チャネルから
データをロードされる。

その手段はロード動作を実行する何らかの汎用計算機プ
ログラムの形をとり得る。

ディンタリーバは、ロードされる時、左側のボックスか
ら始まり列毎にロードされ右側のボックスで終了する。

第１１図には示されていない通常のディンタリーバ・メ
モリ・ロード制御装置がこのロード動作に用いられる。

このロード動作を実行する１つの方法は、各列を２５６
ビツトのメモリ・ワードとみなし、ある種のメモリ・デ
ータ・レジスタを設け、このレジスタをロドし、次いで
左側の列から始まり右側の列へ至る適当な列においてメ
モリに転送することである。

この実施例はディンタリーバの読取機構を使うだけであ
る。

１４ビツトのアドレスが必要であり、これは８ビツトと
６ビツトの２つの部分に分かれている。

１４個のＯより戒るメモリ・アドレスを用いると、左端
のボックスの１番上の行がアドレスされる。

ＯＯ・・・０１のメモリ・アドレスを用いると、２番目
のボックスの１番上の行が選択される。

下位６ビツトが全て１で上位８ビツトがＯのメモリ・ア
ドレスの場合、右端のボックスの１番上の行がアドレス
されるであろう。

この動作を行なうために、アドレス・レジスタ７６０中
のアドレスの下位６ビツトをデコーダ７６２を用いてデ
コードする。

このデコーダの出力は、Ｏ〜６３の番号を付した６４個
の可能なメモリボックスのうち１つを選択する。

メモリ・ボックス２０２にはゲート２００が設けられて
いて、上位８ビツトが適当なボックスに与えられ、５ビ
ツトから成る行が取り出されメモリ・データ・レジスタ
（ＭＤＲ）７６４に置かれる。

デコーダ７６２は、メモリ・アドレスの上位８ビツトが
与えられるボックスを選択するのみならず、ワイヤ３８
６から来る読取パルスも適当なボックスに与える。

ディンタリーバ３０に置かれるデータの総量は１フレー
ムと呼ばれ、フレームの長さを示すためには文字ｒＬＪ
が用いられる。

従ってフレームはＬ個のサブブロックを含み、各サブブ
ロックは４個の情報ビットと１個のパリティ・ビットか
ら戒る。

最初のサブブロックはディンタリーバ中でゼロのアドレ
スを有する。

最後のサブブロックは、Ｌフレーム−１に等しいアドレ
スを有する。

ポストアンブルの長さはＸシフトレジスタ１０４の長さ
と同数のビットである。

この実施例では従ってＭは３２に等しい。

このポストアンブルはテイルと呼ばれる。

、デコーダはｎｉがＬ７レームー１よりも大きい場合に
それがテイル中にある事を知る。

テイル中で作業する時、インタリーバ中でアドレスされ
るサブブロック中の位置を知る必要がある。

というのはテイル中で各サブブロックに記録されている
唯一のものはパリティ検査ビットだからである。

言い換えると、５ビツトとパリティ・ビットを記録する
代わりにパリティ・ビットのみが記録される。

その理由は、テイル中では最初の４ビツトが全てゼロで
あり、従って４つのゼロを伝送する事は不必要であり且
つ伝送中に誤りが生じ得るので４つのゼロを伝送するこ
とは好ましくないからである。

例え４つのゼロが伝送されたとしても、復号の開始前に
サブブロック中の４つの位置をゼロにリセットする必要
があるであろう。

ｙシフトレジスタ このシフトレジスタ１０２は第１２図に詳細に示されて
おり、２段のシフトレジスタから成り、右又は左へシフ
ト可能である。

情報はレジスタ７６６及び７６８に保持される。

レジスタ７７０及び７７２はシフト動作時にのみ用いら
れる中間レジスタである。

レジスタ７６６中の情報をレジスタ７６８にシフトさせ
たい場合、ゲート７７４に至る「右シフト１」線に最初
パルスが加えられる。

それによりレジスタ７６６から情報がレジスタ７７２ヘ
ゲートされる。

その後、ゲート７７６に至る「右シフト２」線にパルス
が加えられる。

それによってレジスタ７７２に一時的に保持されていた
情報がレジスタ７６８にシフトされる。

レジスタ７６８からレジスタ７６６へ情報をシフトする
ためには、ゲート７７８に至る「左シフト１」線にパル
スを加えレジスタ７６８の情報をレジスタ７７０に移す
。

その後、ゲート７８０に至る「左シフト２」線にパルス
を加え、レジスタ７７０中の情報をレジスタ７６６にシ
フトさせる。

レジスタ７６８からはケーブル１２４で、及びレジスタ
７６６からはケーブル１２２で情報が得られる。

レジスタ７６６はケーブル１２０を経て到来する情報を
ロードでき、レジスタ７６８はケーブル１１８を経て到
来する情報をロードできる。

ｙシフトレジスタは３つ以上の数値を含むように拡張す
ることができる。

そうすれば、ディンタリーバをアクセスする回数を減ら
し、バッファとして役立つであろう。

Ｘシフトレジスタ このシフトレジスタ１０４は第１３図に示す実施例では
３２の位置を有する。

第１３図には左側の３つの位置及び右端の位置が示され
ている。

即ち、レジスタ７８２，７８４及び７８６が３つの左側
位置で、レジスタ７８８が右端位置である。

データは、これらのレジスタから線２４４，２４７゜２
４９．２５１．２５３，２５５，２５７゜２５９．２６
１，２６３，２６５，２６７．２６９゜２７１．２７３
及び２７５に供給され、さらにケーブル１３６から第１
Ｔ図のパリティ・ビット論理２１４中の一連のＡＮＤゲ
ート２７７ａ−ｐに送られる。

レジスタ７９０，７９２，７９４及び７９６はシフト動
作時にのみ用いられる中間位置レジスタである。

右シフト動作は以下の通りである。

パルスが「右シフト１」線に加わり、ゲート７９８．８
００及び８０２をエネーブルする。

ゲ−）８００と８０２との間には多くの同様なゲートが
存在することを理解されたい。

レジスタ７８２中の情報は従ってレジスタ７９４にゲー
トされる。

レジスタ７８６中の情報は第１３図に示されていない右
側の次の位置にゲートされる。

右から２番目のレジスタから来る情報はゲート８０２を
経てレジスタ７９６に行く。

この動作が完了すると、ＯＲ回路８０４を経てゲー）
８０４’をエネーブルする「右シフト２」線にパルスが
加えられる。

この同じパルスはＯＲ回路８０６を経てゲー） ８０６
’もエネーブルする。

省略箇所の同様なゲートも同じパルスによってエネーブ
ルされ、ゲート８０８にもそのパルスが加えられる。

従ってレジスタ７９２中の情報はレジスタ７８４ヘゲー
トされ、レジスタ７９６の中の情報はレジスタ７８８に
ゲートされる。

左シフトを行なうためには、ゲート８１２．８１４，８
１６及び第１３図の省略部分の同様のゲートをエネーブ
ルする「左シフト１」線に最初パルスが加えられる。

従ってレジスタ７８８中の情報は第１３図の左側にあっ
て図示されていない中間レジスタにゲートされる。

レジスタ７８６のすぐ右側のレジスタからの情報はゲー
ト８１６を通ってレジスタ７９４にゲートされる。

レジスタ７８６内の情報はゲート８１４を経てレジスタ
７９２にゲートされ、レジスタ７８４内の情報はゲート
８１２を経てレジスタ７９０にゲートされる。

この後、ゲー）８１０，８０４及び８０６並びに省略部
分の同様のゲートを条件付ける「左シフト２」線にパル
スが加えられる。

従ってレジスタ７９０内の情報はレジスタ７８２にゲー
トされ、レジスタ７９２内の情報はレジスタ７８４にゲ
ートされ、そしてレジスタ７９４内の情報はレジスタ７
８６にゲートされる。

゛全３２個のレジスタからの情報はケーブル１３６に得
られ、右端のレジスタ７８８の情報はケーブル１３８に
得られる。

レジスタ７８２はケーブル１３４を経て到来する情報を
ロードし、レジスタ７８８はケーブル４３２を経て到来
する情報をロードすることができる。

ランダム・アクセス・メモリ ランダム・アクセス・メモリは第１４図に詳細が示され
ている。

メモリ自体は参照番号１０８で示される。

メモリ・アドレス・レジスタ（ＭＡＲ）１８８を経てメ
モリ１０８をアドレスするのに６ビツトが使われている
。

これは６４個のメモリ・ワードが存在し得ることを意味
する。

そのメモリ・ワードは９つのフィールドに分割される。

４ビツトから成る左端のフィールドは「経路テイルＸ」
フィールドと呼ばれる。

第１４図のメモリ・データ・レジスタ（ＭＤＲ）中のこ
のフィールドは、ケーブル１４２によりロードされ、ケ
ーブル１６０によってそのフィールドから取り出される
。

その右側の４ビツトのフィールドは「拡張数」フィール
ドとして知られている。

このフィールドはケーブル１４４によってロードされ、
情報はケーブル１６２によってそこから取り出される。

その次のフィールドはシンドローム・ビットを含む１ビ
ツトのフィールドである。

このフィールドはケーブル１４６によってロードされ、
情報はそこからケーブル１６４によって取り出される。

次のフィールドは、更新に必要な線の誤りパターンを含
む４ビツトのフィールドである。

このフィールドはケーブル１４８によってロードされ、
ケーブル１６６によってアンロードされる。

右側の５つのフィールドは各々３ビツト、バースト標識
を蓄積するために使われる。

動作中ＲＡＭ１０Ｂを読取るために最初ＭＡＲ１８８を
ロードし次に読取り線３９６にパルスを加える必要があ
る。

そうすれば所望のメモリ・ワードがＭＤＲ１９０に現わ
れる。

メモリ１０８に書込むためには、最初ＭＤＲ１９０に所
望の情報をロードし、ＭＡＲ１８８に所望のアドレスを
ロードし、書込み線３９４にパルスを加えなければなら
ない。

読取専用メモリ 読取専用メモリ１１０は第１５図に詳細が示されている
。

メモリ１１０は１０２４ワードを含む。各ワードは２つ
のフィールドに分かれている。

左側４ビツトは「置換」フィールドと呼ばれ、右側８ビ
ツトは「尤度」フィールドと呼ばれる。

動作時にはアドレスが第１５図のメモリ・アドレス・レ
ジスタ２２６ヘロードされ、読取り線４０２ヘパルスが
加えられる。

次に所望のワードがメモリ・データ・レジスタ２２８に
現われ、「置換」数はケーブル１８０を経てゲート・ア
ウトされ、「尤度」値はケーブル１８２を経てゲート・
アウトされる。

ＲＯＭアドレス論理及び更新論理ユニット１１４（第１
８図）に関連して後に詳細に説明するように、ＲＯＭｌ
ｌ０に関するアドレスは、最初にＲＡＭＩＱ８をアクセ
スし次にＲＡＭから得られた情報に対して論理演算を実
行することによって得られる。

Ｌシフトレジスタ 第１６図に示されるこのシフトレジスタ１１２は３段の
シフトレジスタであって、右又は左へシフトできその動
作はｙシフトレジスタ又はＸシフトレジスタと同一であ
る。

従って、この段階でさらに説明する必要はないであろう
。

もつとも種々のマイクロプログラムとの関係で以下に説
明が与えられる。

シンドローム・ビット論理 第１７Ａ図及び第１７Ｂ図はどのようにしてシンドロー
ム・ビットが生成されるかを示す。

図の上部に各４ビツトの符号パラメータ・レジスタ２４
３ａ−ｎが３２個ある。

これらのレジスタは符号化に用いられるたたみ込み符号
のパラメータが最初にロードされる。

これらの符号パラメータ・レジスタ２４３ａ−ｎはＸシ
フトレジスタとビット毎にゲー）２７７ａ−ｐで論理積
を取られる。

Ｘシフトレジスタも各々４ビツト、３２個のＸシフトレ
ジスタがあり線２４７〜２７５及び２４４が出ている。

Ｘシフトレジスタからの数値はケーブル１３６を経て到
来し、最初のＡＮＤ回路には左端のＸシフトレジスタの
左のビット及び最初の符号パラメータ・レジスタの左端
のビットが加えられる。

第１７図には左端の３つの符号パラメータ・レジスタ２
４３ａｔｂｔｃ及び右端の符号パラメータ・レジスタ２
４３ｎだけが図示されている。

これらＡＮＤ回路の全ての出力は大きな排他的ＯＲ回路
２８１に入力される。

同じ排他的ＯＲ回路２８１への他の入力は第１２図に詳
細が示されるｙ（ｎ＋１）レジスタからケーブル１２２
を経て来る。

従ってシンドローム・ビットはケーブル２１２上に連続
的に得られる。

読取専用メモリ・アドレス論理ユニット ＲＯＭアドレス論理ユニット１１４は第１８図に詳細）
こ示されている。

その目的はＲＯＭＩ １０に関するアドレスを作ること
及びＲＡＭ１０８中のバースト標識を更新するために更
新論理を与えることである。

動作時に最初ＲＡＭ１０８のＭＤＲ１９０の右側の８つ
のフィールドが第１８図上部の８つのレジスタ２２０ａ
〜２２０ｈヘゲートされる。

その後ＲＯＭｌｌ０のＭＡＲ２２６（第１５図）に至る
ケーブル１７８にＲＯＭアドレスが自動的に現われる。

第１８図で４ビツトを含む左端のレジスタ２２０ａはケ
ーブル１７８に接続され右隣りの１ビツトのレジスタ２
２０ｂも同じケーブルに接続される。

右側の５個の３ビツト・レジスタ２２０ｄ〜２２０ｈの
各々はＲＯＭ１１０のアドレスの残部のために各１ビツ
トを発生する。

これら５つの右側のレジスタ２２０ｄ〜２２０ｈの各々
はＡＮＤ回路２２１ｄ〜２２１ｇ及び８２０に信号を供
給する。

これらＡＮＤ回路の各々は３人力を有する。

これらのＡＮＤ回路はそれζこ信号を供給するレジスタ
が３つの「０」を含む時のみ出力を発生し得る。

レジスタが３つの「０」を含まなければ、ケーブル１７
８（こ至る出力ビットはゼロである。

もしＡＮＤ回路が満足されなければ、即ち３ビツト・レ
ジスタが３つのゼロ以外の何かを含む時（こ「１」のビ
ットが供給されるように反転器２２３ｄ〜２２３ｇ及び
８２２が設けられる。

更新は２つの違った方法で行なわれる。

１つはケーブル２７８を第１８図の下側の線にゲートす
ることである。

これが行なわれる時、右側のビットのレジスタの各々は
ケーブル２７８に到来するビット・パターンに従って全
て１にリセットされるか又は減計数される。

これら５つの３ビツト・レジスタの各々はもしそれが全
てゼロ以外の数を含むならば減計数されるだけである。

この回路が働く方式を第１８図の右側の３ビツト・レジ
スタ２２０ｈを参照して説明する。

このレジスタはＡＮＤ回路８２０に信号を供給し、ＡＮ
Ｄ回路はレジスタが全部ゼロの場合に出力を有し得るだ
けである。

もしレジスタが「全てゼロ」以外の何かを含むならば、
反転器８２２が出力を持ち、ＡＮＤ回路８２４を条件付
けるであろう。

従ってもしＡＮＤ回路８２４への他の人力が付勢されて
いれば遅延回路８２６にパルスが加えられ、遅延回路の
出力は３ビツト・レジスタ２２０ｈを減計数するであろ
う。

ＡＮＤ回路８２４は、他の３ビツト・レジスタ（こ付属
するＡＮＤ回路２２５ｄ〜２２５ｇに対応している。

同様に遅延回路２１９ｄ〜２１９ｇが遅延回路８２６に
対応して設けられている。

更新を行ない得るもう１つの方法は第１８図のゲート２
１６にＵ−４パルスを加えることである。

そうすれば下部の線に前述と全く同じよう（こビット・
パターンが加えられる。

唯一の相違点はシンドローム・ビットが回路に与えられ
る方法だけである。

普通それは、ケーブル３１２によりロードされる第１８
図の１ビツト・レジスタ２２０ｂから来る。

しかしながらもしワイヤ５１４がゲート５１１を条件付
けるために付勢されるならば、これが唯一可能である。

もしワイヤ５１４が付勢されないならば、ワイヤ５１２
がゲート５０９を条件付けるために付勢され、これは「
テイル記憶装置」から来るワイヤ５０８及び５１０がパ
リティ・ビットを供給することを可能にする。

ワイヤ５１２及び５１４は第１０Ｃ図から来る。

ワイヤ５１２はｎｉがＬフレームより大きいか又は等し
く且つＬフレーム＋Ｍ−１より小さければ付勢される。

もしそうでなければワイヤ５１４が付勢される。

このようにしてＲＡＭからケーブル３１２によってロー
ドされる第１８図の１ビツト・レジスタ２２０ｂからパ
リティ・ビットを得るか、あるいはテイル記憶装置２１
８（第１９図及び第１０Ｄ図参照）から来るワイヤ５０
８及び５１０上にパリティ・ビットを得ることができる
。

テイル記憶装置 テイル記憶装置２１８は第１９図に詳細が示されている
。

これは３２個のビットを記憶する手段を備えている。

それらは別々に記憶されるべきポストアンブル中のパリ
ティ検査ビットである。

それは第１０Ｃ図のアドレス計算器及び比較ユニット１
１６からケーブル５１６を経て来る数値によってアドレ
スされる。

データはケーブル４１８から入力できる。

このデータはシンドローム・ビット論理ユニット２１４
（第１７図、第１０Ｂ図）のシンドローム・ビット出力
から来る。

例えば「前を見る」マイクロプログラムではシンドロー
ム・ビット論理ユニット２１４からテイル記憶装置２１
８の入カケープル４１８へシンドローム・ビット（ケー
ブル２１２）をゲートするの（こステツブＬＦ−３が使
われる。

算術ユニット８７１からの、ｎｔ Ｌフレーム＋１の
形のデータはアドレス計算器及び比較ユニツＮ１６（第
２１図）からテイル記憶装置２１８のデコーダ５１７へ
線５１６を経て与えられる。

デコーダ５１７は、信号線４１８上の入力データを通過
させるために複数のゲー１−５２５．５２７゜５２９．
５３１．５３３．５３５に至る３２本の線０〜３１にデ
ータを供給する。

レジスタ５３７゜５３９及び５４１は入力データを保持
するために設けられている。

データは出力線５０８及び５１０上（こ連続的に得られ
る。

これらのワイヤはＲＯＭアドレス論理ユニツＮ１４（第
１８図）に接続されている。

ＲＯＭアドレス論理ユニット１１４に関連して前に説明
したように、ワイヤ５０８及び５１０上の値はアドレス
論理を更新する時に時々用いられる。

アドレス計算器及び比較ユニット アドレス計算器及び比較ユニット１１６は第１０Ｃ図の
右上に概略的に及び第２１Ａ図〜第２１Ｄ図に詳細に示
されている。

ユニット１１６の目的はディンタリーバ・アドレス・レ
ジスタ８７３にディンタリーバ・アドレスを用意するこ
とである。

このユニット１１６の他の目的は、「保持（ｈｏｌｄ）
Ｊレジスタ８１５に生じる「ｎ位置」値と呼ばれる数値
を作ることである。

又もう１つの目的は、第２１Ｃ図及び第２１Ｄ図の下辺
の信号線８７７．８７９．８８１．８８３及び８８５に
現われる数値を発生することである。

復号器がそれ自身をテイル中に見い出すか否かＩＧよっ
て２つの一般的な動作モードが存在する。

もし復号器がテイル中（こ存在しなければ、デインタＩ
Ｊ−バ・アドレス８７３は、ケーブル５５２によってｎ
ｉ レジスタ８８７にロードされた数値と最大プリア
ンプルとの単なる和である。

ケーブル５５２はｎ値又はｎ ＋ １値のいずれかから
ゲートされ得る。

ｎｔ値に線８８９から最大プリアンプルを加算するため
にパルスＡＣ−１０及びＡＣ−１１だけが使われる。

アドレス計算器１１６のための制御パルスを発生するク
ロックは信号線８８２から信号を供給されるパルス発生
器８９０、シングル・ショット８９４及びパルス発生器
８９６゜８９８．９００を含む。

１群のパルスＡＣ−１〜ＡＣ−９は復号器がそれ自身を
「テイル」中に見い出す時に使われる。

パルスＡＣ−１（ｌびＡＣ−１１は復号器がテイル中に
存在しない時ｔこのみ用いられ、前に説明したようにｎ
１値に最大プリアンプルを加算しこの値をディンタリー
バ・アドレス・レジスタ８７３に置くためにのみ用いら
れる。

この制御クロックがワイヤ８８２又は８８４上のいずれ
かのパルス４こよって始動される方式は以下に説明する
。

後退マイクロプログラムによれば、ＭＢ−５パルスは遅
延回路を経由してＭＢ−６パルスになる。

このことは第１０Ｈ図を参照すれば理解できる。

パルス発生器６２０がターン・オフする時、遅延ユニッ
ト６２１を通って次のパルス発生器６２３をターン・オ
ンするパルスが作られる。

パルス発生器６２３は最初にＭＢ−６パルスを発生する
。

パルス発生器６２０がターン・オフした時に発生したパ
ルスは、ワイヤ８８８を経て第１０Ｆ図のＯＲ回路８９
１（こ接続され、ＯＲ回路８９１はワイヤ８８４に接続
される。

ワイヤ８８４は、最初にＡＣ−１０パルスを発生し後ζ
こＡＣ−ＩＩパルスを発生するパルス発生器９００（第
１０Ｃ図、第２１Ｄ図）をターン・オフするように接続
される。

ＭＢ−５とＭＢ−６との間の遅延の量は、２つのパルス
ＡＣ−１０及びＡＣ−１１が第２１Ｂ図のレジスタ８７
３にディンタリーバ・アドレスを生成するのを許すのに
充分な程度である。

同様の状況が、同様の遅延ユニット８９３を経由シてＭ
Ｆ−１３パルスになるＭＦ−１２パルスに関連して存在
する。

第１０Ｇ図を参照すると、パルス発生器５９６がターン
・オフする時パルスが発生し、そのパルスはＭＦ−１３
、ＭＦ−１４及びＭＦ−１５パルスを発生する発生器 ８９５をターン・オンするために遅延ユニット８９３を
経由して印加される。

パルス発生器５９６がターン・オフする時に発生する同
じパルスはワイヤ８８６を経由して第１０Ｆ図のＯＲ回
路８９１からのワイヤ８８４に加ｔられる。

前に説明したようにワイヤ８８４は第１０Ｃ図及び第２
１Ｃ図Ｏこ至り、ＡＣ−１０及びＡＣ−１１のパルスを
発生するために使われる。

次に「前を見る」マイクロプログラムを参照する。

ＬＦ−２パルスに関連して、もし復号器がそれ自身をテ
イル中に見い出したならばプログラムはＬＦ−３に分岐
することに注意されたい。

もし復号器がテイル中ＩこなければプログラムはＬＦ−
４Ｉこ分岐する。

この分岐動作はＬＰ−２パルスが第１０Ｃ図のゲート７
３６に加えられた時にＬＦ−２パルスによって行なわれ
るテストの結果である。

もし復号器がテイル中にあればワイヤ４９８（コパルス
が発生し第１０Ｆ図の遅延ユニット２１０を経てシング
ル・ショット５６０に至りＬＰ−３ハルスを発生する。

ワイヤ５００上のパルスは第１０Ｆ図の遅延ユニット２
０６を経てパルス発生器５６２をターン・オンする。

アドレス計算に必要な時間は、復号器がテイル中に存在
しない場合よりも復号器がテイル中（こ存在する場合の
方がより長い。

従って第１０Ｆ図でワイヤ４９８に接続された遅延ユニ
ット２１０はワイヤ５００に接続された遅延ユニット２
０６よりも長い遅延時間を持つ。

又ワイヤ４９８上のパルスはＯＲ回路８９７（第１０Ｆ
図）を通過してワイヤ８８２に至り、これは最初ＡＣ−
１パルスを発生するためにパルス発生器８９０を介して
クロック（第１０Ｃ図、第２１Ｃ図）に加えられる。

ワイヤ５００上のパルスはＯＲ回路８９１（第１０Ｆ図
）を経てワイヤ８８４に至り、これはＡＣ−１０パルス
及びＡＣ−１１パルスを発生するためｆこ第１０Ｃ図及
び第２１Ｃ図の回路に接続される。

次に後退マイクロプログラムを参照する。

ＭＢ−８パルスに関連して、もし復号器がテイル中に存
在すればプログラムはＭＢ−９に分岐する。

もし復号器がテイル中に存在しなければプログラムはＭ
Ｂ−１２４こ分岐する。

第１０Ｈ図を参照するとワイヤ４９０上のパルスはＭＢ
−９パルスを発生するために遅延ユニット３４４を通過
してパルス発生器６２２を始動させる。

ワイヤ４９２上のパルスはＭＢ−１２パルスを発生する
ために遅延ユニット３４２を通過してシングル・ショッ
ト６２４をターン・オンする。

この場合もやはりワイヤ４９０に接続された遅延回路３
４４はワイヤ４９２に接続された遅延ユニット３４２よ
りも長い遅延時間を有する。

第１０Ｆ図でワイヤ４９０上のパルスはＯＲ回路８９７
を経てワイヤ８８２に至り、これはＡＣ−１パルスを有
するパルス発生器８９０を介してクロックを始動させる
ために第２１Ｃ図の回路に接続される。

又第１０Ｆ図でワイヤ４９２上のパルスはＯＲ回路８９
１からワイヤ８８４に至り、これはＡＣ−１１パルスに
続いてＡＣ−１０パルスを発生するために第２１Ｃ図に
至る。

アドレス計算器１１６がいかに始動されるか及びそれが
他のマイクロプログラムとどのよう（こ協動するかを以
上簡潔に説明した。

アドレス計算器の詳細な動作は次に述べる。

第２１Ｄ図でＡＣ−１パルスはＯＲ回路８３２を経てワ
イヤ８３８に至っている。

ワイヤ８３８は数値「Ｌフレーム」をケーブル３１８に
ゲートするためにゲート８６６に接続される。

ケーブル３１８は第１０Ｂ図の被加数レジスタ２３０へ
の入カケープルである。

第２１Ｄ図のワイヤ８３８も最大プリアンプルをケーブ
ル３２０ヘゲートするために第２１Ｃ図のゲート８６４
に接続される。

ケーブル３２０は第１０Ｂ図の加数レジスタ２３４への
入カケープルである。

第２１Ｂ図でＡＣ−１パルスはケーブル８６８をケーブ
ル８７０にゲートするためにゲート８４２に加えられる
。

ケーブル８６８は第２１Ａ図のｎｉレジスタ８８７から
来、ケーブル８７０は第２１Ｂ図の保持レジスタ８７５
に至る。

ＡＣ−２パルスはＯＲ回路８３８を経てワイヤ８４０に
至る。

第２１Ｃ図でワイヤ８４０はケーブル３２２をケーブル
８７２１こデートするためにゲート８４４に接続される
。

ケーブル３２２は和レジスタ２３６（第１０Ｂ図）から
来ており、ケーブル８７２は第２１Ｂ図のディンタリー
バ・アドレス・レジスタ８７３への入カケープルである
。

第２１Ｃ図でパルス発生器８９０がターン・オフした時
、ＡＣ−３パルスを発生させるためにＯＲ回路８９２を
経てシングル・ショット８９４をターン・オンするパル
スが発生する。

ＡＣ−３パルスは第２１Ａ図のゲート９０２４こ加えら
れる。

もし保持レジスタ８７５内の値が算術演算ユニット８７
１からの「Ｌフレーム−１」の値よりも大きければ、比
較器８９９がゲート９０２を経てワイヤ８７４にパルス
を与える。

もしそうでなければパルスはワイヤ８７６に現れる。

これらのワイヤは第２１Ｄ図に至り、そこでワイヤ８７
６のパルスはパルス発生器８９８を始動させるため（こ
使ねれ、ワイヤ８７４のパルスはパルス発生器８９６を
始動するために使われる。

ＡＣ−４パルスは１２１Ｂ図に至り、そこでディンタリ
ーバ・アドレス・レジスタ８７３を増訂数するために用
いられる。

第２１Ｃ図でＡＣ−４パルスはケーブル８８０をケーブ
ル４３６ヘゲートするためにゲート８４６に加えられる
。

ケーブル８８０は第２１Ｂ図の保持レジスタ８７５から
来ており、ケーブル４３６は第１０Ｂ図の被減数レジス
タ２６８への入カケープルである。

又、第２１Ｃ図でＡＣ−４パルスはケーブル８７８をケ
ーブル４３４ヘゲートするためにゲート８４８へも加え
られる。

ケーブル８７８は第２１Ｂ図の「５」レジスタ９０１か
ら来ており、ケーブル４３４は第１０Ｂ図の減数レジス
タ２７０への入カケープルである。

第２１Ｃ図でＡＣ−５パルスはケーブル４３８をケーブ
ル８７０にゲートするためにゲート８５０に加えられる
。

ケーブル４３８は第１０Ｂ図の減算器２７２の出カケー
プルでありケーブル８７０は第２１Ｂ図の保持レジスタ
８７５への入カケープルである。

第２１Ｃ図でＡＣ−６パルスはケーブル８８０をケーブ
ル３１８ヘゲートするためにゲーｔ−８５２４こ加えら
れる。

ケーブル８８０は保持レジスタから来ており、ケーブル
３１８は第１０Ｂ図の被加数レジスタ２３０への入カケ
ープルである。

第２１Ｄ図でＡＣ−６パルスはケーブル８７８をケーブ
ル３２０にゲートするためにゲ−１−８５４に加えられ
る。

ケーブル８７８は第２１Ｂ図の「５」レジスタ９０１か
ら来ており、ケーブル３２０は第１’ ＯＢ図の加数レ
ジスタ２３４への入カケープルである。

第２１Ｄ図でＡＣ−７パルスはケーブル３２２をケーブ
ル８７０（こデートするためにゲート８５６に加えられ
る。

ケーブル３２２は第１０Ｂ図の和レジスタの出力、ケー
ブル８７０は第２１Ａ図の保持レジスタ８７５への入力
である。

第２１Ｄ図でＡＣ−８パルスはケーブル８８０をケーブ
ル４３６ヘゲートするためにゲート８５８に加えられる
。

ケーブル８８０は保持レジスタ８７５の出力、ケーブル
４３６は第１０Ｂ図の被減数レジスタ２６８の入力であ
る。

ＡＣ−８パルスはｉＬフレーム」の値をケーブル４３４
ヘゲートするためにゲート８６０に加えられる。

ケーブル４３４は減数レジスタ２７０への入カケープル
である。

ＡＣ−９パルスはケーブル４３８をケーブル８７０にゲ
ートするためにゲート８６２に加えられる。

ケーブル４３８は減算器２７２の出カケープル、そして
ケーブル８７０は保持レジスタ８７５への入カケープル
である。

現在「ｎ位置」の値は保持レジスタ８７５内に存在する
。

ＡＣ−１０パルスはＯＲ回路８３２からワイヤ８３８に
至る。

ワイヤ８３８は第２１Ｃ図のゲート８６６に接続され数
値「Ｌフレーム」をケーブル３１８にゲートするために
使われる。

ケーブル３１８は第１０Ｂ図の被加数レジスタ２３０へ
の入カケープルである。

第２１Ｃ図でワイヤ８３８は最大プリアンプルをケーブ
ル３２０にゲートするためにゲート８６４にも接続され
ている。

ケーブル３２０は第１０Ｂ図の加数レジスタ２３４への
入カケープルである。

第２１Ｂ図でＡＣ−ＩＩパルスはＯＲ回路８３４を経て
ワイヤ８４０に至る。

ワイヤ８４０は第２１Ｃ図のゲート８４４に至り、そこ
でケーブル３２２をケーブル８７２にゲートするために
使われる。

ケーブル３２２は第１０Ｂ図の和レジスタ２３６の出カ
ケープルであり、ケーブル８７２は１２１Ｂ図のディン
タリーバ・アドレス・レジスタ８７３への入カケープル
である。

第２１Ｂ図のデコーダ９０３はｎ １＝０が線８６８上
で検出された暗線９０５上に信号を供給する。

比較器９０７はｎ ｉｋＬフレームが検出された暗線９
０９に信号を供給する。

比較器９１１はｎ１＝Ｌフレ一ム＋Ｍ−１の暗線９１３
に信号を供給する。

又保持レジスタ８７５に接続されたデコーダ９１５はｎ
ｉ＝０の暗線９１７に信号を与える。

これらの線９０５，９０９，９１３及び９１７は１ｉｏ
ｃ図のアドレス計算器及び比較ユニット１１６から出力
される。

これらの線の信号の動作はマイクロプログラムの章で詳
細に説明する。

初期設定マイクロプログラム 種々のマイクロプログラムの働きを第１０Ａ図〜第１０
Ｈ図を参照して説明し、関係のある回路をたどる。

最初のマイクロプログラムは初期設定マイクロプログラ
ムと呼ばれ、文字ｒＩＪを用いて略記される。

その詳細は後の章で説明する。第１０Ｆ図を参照すると
、■−１パルスを発生するために、線５４０にパルスを
与えシングル・ショクｔ−５４２をターン・オンするこ
とによって動作が開始される。

Ｉ−１パルスは種々の初期設定の目的で使用される。

例えばＩ−１パルスは第１０Ａ図のＲＡＭ１０８をリセ
ットするために使われる。

図にはリセットのためにＲＡＭ１０８に入るワイヤは示
されていないが、これはその様なリセット動作が周知で
あって実際のリセット回路を示す必要がないからである
。

シフトレジスタのリセットの場合も事情は同じである。

それらのシフトレジスタにはｙシフトレジスタ１０２、
ｘシフトレジスタ１０４及びＬシフトレジスタ１１２が
含まれ、その全ては第１０Ａ図以下に示されている。

第１０Ｄ図の右上内のｎ計数器１２８は最初量て１４こ
セットされる。

口計数器１２８のセットを行なうために使われる信号線
もやはり図示していないが、これもそのようなセット動
作が周知だからである。

これは第１０Ｃ図の上部に示されたｎ（最大）計数器１
３０についてもあてはまる。

計数器１２８は最初左側８ビツトが０に右側６ビツトが
１にセットもしくはリセットされる。

第１０Ａ図及び第１６図に示されるＬシフトレジスタ１
１２の右端のレジスタであるり、、レジスタ１３２は可
能な最小の値にセットされる。

第１０Ｆ図でシングル・ショット５４２がターン・オフ
する時、パルスが発生しＯＲ回路５４４を経てシングル
・ショット５４６をターン・オンＬ、Ｉ−２パルスを発
生スる。

Ｉ−２パルスは、プリアンプル計数器１８４が最大プリ
アンプル値１８６よりも大きいか否かを見い出すために
、第１０Ｃ図のゲートγ２４に加えられる。

もしプリアンプル計数器１８４が最大値よりも大きけれ
ば、比較器１８８がゲート７２４を経てワイヤ５０４に
パルスを供給する。

もしそうでなければパルスはワイヤ５０６に現れる。

これらのワイヤは第１０Ｆ図に至り、ワイヤ５０４のパ
ルスはパルス発生器５５４をターン・オフする為４こ使
われ、ワイヤ５０６のパルスはＩ−３パルスを発生する
パルス発生器５４８をターン・オンする為に使われる。

第１０Ｅ図を参照すると、■−３パルスはケーブル５２
６をケーブル１４０にゲートするためにゲート６６８に
与えられる。

ケーブル５２６は第１０Ｃ図のプリアンプル計数器１８
４の右側６ビツトを含んでいる。

ケーブル１４０は第１０Ａ図のＲＡＭ１０８のメモリ・
アドレス・レジスタ１８８に至る。

第１０Ｆ図でＩ−３パルスはＯＲ回路３７０を経てワイ
ヤ４０４に至る。

ワイヤ４０４は、ケーブル５２４をケーブル３３６にゲ
ートするために第１０Ｅ図のゲート６５２に接続される
。

ケーブル５２４は第１０Ｃ図のプリアンプル計数器１８
４の１４ビツト全てを伝達し、又ケーブル３３６は第１
０Ａ図及び第１１図のディンタリーバ３０のメモリ・ア
ドレス・レジスタ７６０に至るケーブルである。

第１０Ｆ図のＩ−４パルスはＯＲ回路３５２を経てワイ
ヤ３８６に至る。

ワイヤ３８６は第１０Ａ図まで伸び、そこでディンタリ
ーバ３０を読取るためにそのパルスが使われる。

同様に第１０Ｆ図でＩ−４パルスはＯＲ回路３６２を経
てワイヤ３９６に至り、ワイヤ３９６は第１０Ａ図に伸
び、そこでＲＡＭ１０８を読み取るために使われる。

Ｉ−５パルスは第１０Ｅ図でケーブル１６８〜１７６を
各々ケーブル２８２，２８４，２８６゜２８８及び２９
０にゲートするためにゲート６１０に加えられる。

ケーブル１６８〜１７６はＲＡＭ１０８のメモリ・デー
タ・レジスタ１９０から来る。

又ケーブル２８２〜２９０は１ｌＯＢ図及び第１８図に
示されるＲＯＭアドレス論理１１４１こ行く。

Ｉ−６パルスは第１０Ｅ図のケーブル１０６をケーブル
２７８（こデートするためにゲート６７２に加えられる
。

ケーブル１０６はディンタリーバ３０のメモリ・データ
・レジスタ７６４から来、ケーブル２７８はＲＯＭアド
レス論理１１４の下部入力線に至る。

Ｉ−６パルスとＩ−７パルスとの間にはいくうかの遅延
が必要である。

これはＲＯＭアドレス論理ユニット１１４の回路が自己
調節するのを許すために必要である。

第１０Ｆ図でパルス発生器５４８がターン・オフする時
、パルスが発生し遅延ユニット５５０を経てパルス発生
器５５２をターン・オンする。

Ｉ−７パルスはＯＲ回路３８２を経てワイヤ４１６に至
る。

ワイヤ４１６は第１０Ｅ図のケーブル２９２〜３００を
ケーブル１５０〜１５８にゲートするためにゲート６６
２に接続される。

ケーブル２９２〜３００はＲＯＭアドレス論理ユニット
１１４から来、ケーブル１５０〜１５８はＲＡＭ１０８
のメモリ・データ・レジスタに至る。

第１０Ｆ図のＩ−８パルスはＯＲ回路３６０からワイヤ
３９４４こ至る。

ワイヤ３９４のパルスは１１０Ａ図のＲＡＭＩ ０８に
書込みを行なうためｌこ使われる。

又Ｉ−８パルスは第１０Ｃ図のプリアンプル計数器１８
４を歩進するためにも使われる。

第１０Ｆ図に関連して説明したようにワイヤ５０４上の
パルスは、■−９パルスを発生するパルス発生器５５４
をターン・オフするために使われる。

Ｉ−９パルスはＯＲ回路３７０を経てワイヤ４０４に至
る。

ワイヤ４０４は第１０Ｅ図でケーブル５２４をケーブル
３３６にゲートするためにゲート６５２に接続される。

ケーブル５２４はプリアンプル計数器１８４の１４ビツ
トを含み、ケーブル３３６は第１０Ａ図及び第１１図の
ディンタリーバのメモリ・アドレス・レジスタ７６０に
行く。

第１０Ｆ図で■−１０パルスはＯＲ回路３５２を経てワ
イヤ３８６に与えられる。

ワイヤ３８６上のパルスは第１０Ａ図の６４個のゲート
２００を経てディンタリーバ３０を読取るために使われ
る。

ゲート２００の各々はディンタリーバ３０のメモリ２０
２に信号を供給する。

第１０Ｅ図で■−１１パルスはケーブル１０６をケーブ
ル１２０にゲートするためにゲート６７４に加えられる
。

ケーブル１０６はディンタリーバのメモリ・データ・レ
ジスタ７６４から来、ケーブル１２０はｙシフトレジス
タ１０２（第１０Ａ図、第１２図）のｙ（ｎ＋１）レジ
スタ７６６に至る。

初期設定マイクロプログラムＩ−１〜ｌ−１１は次のよ
うに要約できる。

初期設定（Ｉ） Ｉ−ＩＲＡＭ１０８をリセットする。

全てのシフトレジスタをリセットする。

プリアンプル計数器１８４をＯＯ・・・ＯＯＱこリセッ
トする。

ｎ計数器１２８を１１・・・１１にセットする。

ｎ最大計数器１３０をｏｏｏｏｏｏｏ。

１１１１１１にセットする。

Ｌｎ−ルジスタ１３２を最小の可能な値にセットする。

→■−２ Ｉ−２プリアンプル計数器１８４〉最大値か？肯定→Ｉ
−９線５０４にパルス 否定→Ｉ−３線５０６０こパルス Ｉ−３プリアンプル計数器１８４の右側６ビツト（ケー
ブル５２６）をＲＡＭ１０８のＭＡＲ（ケーブル１４０
）ヘゲートする。

プリアンプル計数器１８４の全１４ビツト（ケーブル５
２４）をディンタリーバ３０のＭＡＲ７６０（ケーブル
３３５）ヘゲートする。

注意＝ＯＲ回路３７０及びワイヤ４０４を使用。

→ｌ−４ Ｉ−４ディンタリーバ３０を読取る。

注意−ＯＲ回路３５２及びワイヤ３８６を使用。

ＲＡＭ１０８を読取る。

注意−ＯＲ回路３６２及びワイヤ３９６を使札→Ｉ−５ Ｉｌ−５Ｉ−５ＲＡのＭＤＲ１９０の出カケープル１６
８〜１７６をＲＯＭアドレス論理１１４の入力２８２〜
２９０ヘゲートする。

→ｌ−６ Ｉ−６ディンタリーバ３０のＭＤＲ７６４（ケーブル１
０６）をＲＯＭアドレス論理１１４の下部入力線（ケー
ブル２７８）に（遅延回路を通して）ゲートする。

→Ｉｌ− ７Ｉ−７ＲＯアドレス論理１１４の出カケープル２９２
〜３００をＲＡＭ１０８のＭＤＲの入カケープル１５０
〜１５８にゲートする。

ＯＲ回路３８２及びワイヤ４１６を使用する。

→Ｉ−８ Ｉｌ−８Ｉ−８ＲＡに書込む。

注意−ＯＲ回路３６０及びワイヤ３９４を使う。

プリアンプル計数器１８４を増計数させる。

→Ｉ−９ 以下のステップは最初の「前を見る」動作を準備するた
めに使われる。

Ｉ−９プリアンプル計数器１８４の全１４ビツト（ケー
ブル５２４）をディンタリーバ３０のＭＡＲ（ケーブル
３３６）ヘゲートする。

注意＝ＯＲ回路３７０及びワイヤ４０４を使用する。

→■−１０ ■−１０ディンタリーバを読取る。

注意−ＯＲ回路３５２及びワイヤ３８６を使用する。

→■−１１ ｌ−１１ディンタリーバ３０のＭＤＲ７６４（ケーブル
１０６）をｙシフトレジスタ１０２のｙ（ｎ＋１）レジ
スタ７６６（ケーブル１２０）にゲートする。

→ＬＦ−１ 第１０Ｆ図でパルス発生器５５４がターン・オフした時
、ＯＲ回路５５６を経てシングル・ショット５５８に至
り該回路をターン・オフするパルスが発生する。

このようにしてマイクロプログラムは「前を見る」マイ
クロプログラムに分岐し、発生した次のパルスはＬＰ−
１パルスとなる。

「前を見るＪ （Ｌ）’）マイクロプログラム第１０Ｆ
図を参照するとＬＰ−１パルスはＯＲ回路３５６を経て
ワイヤ３９０に至る。

ワイヤ３９０のパルスは第１０Ｅ図のゲート６４４に加
えられ、ケーブル３０８をケーブル１４０にゲートする
。

ケーブル３０８は第１０Ｄ図に示すｎ＋ルジスタ２０４
の下位６ビツトから来ており、ケーブル１４０はＲＡＭ
１０８のメモリ・アドレス・レジスタ１８８へ行く。

又第１０Ｆ図でＬＦ−１パルスはＯＲ回路３６４を経て
ワイヤ３９８へ行く。

ワイヤ３９８は第１０Ｅ図まで伸び、そのワイヤ上のパ
ルスはケーブル５２０をケーブル５２２にゲートするた
めにゲート６４８に印加される。

ケーブル５２０は第１０Ｄ図のｎ ＋ ルジスタ２０４
からｎ ＋ １値全体を転送し、ケーブル５２２は第１
０Ｃ図に示すアドレス計算器１１６への入カケープルと
なる。

ＬＦ−２パルスは第１０Ｃ図まで伸び、そこでパルスは
アドレス計算器ユニット１１６の比較部分をテストする
ためにゲート７３６に印加される。

いくつかの「前を見る」、「前進」、「後退」パルスが
、アドレス計算器及び比較ユニ’７ ） １１６のいく
つかの出力をゲートするために同様にゲート７２６〜７
４２に印加される。

もしｎｉが「Ｌフレーム」に等しいかもしくはそれより
大きければ、ワイヤ４９８上にパルスが発生する。

もしそうでなければワイヤ５００上にパルスが発生する
。

これらのワイヤは第１０Ｆ図に伸び、そこでワイヤ５０
０上のパルスは遅延ユニット２０６を経てパルス発生器
５６２を始動させ、ワイヤ４９８上のパルスは遅延ユニ
ット２１０を経てパルス発生器５６０を始動させる。

これはＬＦ−３パルスを発生し、このパルスは１１０Ｅ
図のケーブル２１２をケーブル４１８にゲートする為に
ゲート６７６に印加される。

ケーブル２１２は第１０Ｂ図のパリティ・ビット論理ユ
ニット２１４の出力であり、ケーブル４１８は第１０Ｄ
図のテイル記憶装置２１８の入カケープルである。

テイル記憶装置２１８は第１９図に詳細が示されている
。

第１０Ｅ図でＬＰ−４パルスはケーブル２１２をケーブ
ル１４６にゲートするためにゲート６７８に印加される
。

ケーブル２１２は第１０Ｂ図のパリティ・ビット論理ユ
ニット２１４の出カケープル、ケーブル１４６はＲＡＭ
１０８のメモリ・データ・レジスタ１９０の入カケープ
ルである。

第１０Ｆ図でＬＦ−５パルスはＯＲ回路３６０を経てワ
イヤ３９４に至る。

ワイヤ３９４は第１０Ａ図まで伸び、その上のパルスは
ＲＡＭ１０８１こ書込みを行なうために使われる。

第１０Ｆ図でパルス発生器５６２がターン・オフする時
、発生したパルスはＯＲ回路５６４を経て第１０Ｇ図に
至りパルス発生器５６６を始動させるために使われる。

これはＯＲ回路３６２を通ってワイヤ３９６Ｉこ至るＬ
Ｆ−６パルスを発生する。

ワイヤ３９６は第１０Ａ図へ伸び、そのワイヤ上のパル
スはＲＡＭ１０８を読取るために使われる。

第１０Ｆ図でＬＦ−７パルスはＯＲ回路３５Ｂを経てワ
イヤ３９２に至る。

ワイヤ３９２は第１０Ｅ図へ伸び、そこでＲＡＭ１０Ｂ
のメモリ・データ・レジスタ１９０から来るケーブル１
６２〜１７６をケーブル３１０〜２９０にゲートするた
めにゲート６４６に接続される。

ケーブル３１０〜２９０は第１０Ｂ図及び第１８図に示
されるＲＯＭアドレス論理ユニット１１４に至る。

ＬＰ−８パルスは１１０Ｂ図のＲＯＭアドレス論理ユニ
ット１１４に印加される。

このパルスはユニット１１４の左側のレジスタ２２０を
全てＯにリセットするために使われる。

第１０Ｅ図でＬＦ−９パルスはケーブル４２０をケーブ
ル１４４にゲートするためにゲート６８０に加えられる
。

ケーブル４２０は第１８図のＲＯＭアドレス論理ユニッ
ト１１４の左側のレジスタ２２０から来、ケーブル１４
４はＲＡＭ１０８のメモリ・データ・レジスタ１９０の
入カケープルである。

第１０Ｆ図でＬＰ−１０パルスはＯＲ回路３６０を経由
してワイヤ３９４に至る。

ワイヤ３９４は第１０Ｅ図に伸び、そこでパルスはＲＡ
Ｍ１０８に書込みを行なうために使われる。

第１０Ｆ図でＬＰ−１１パルスはＯＲ回路３６８を通っ
てワイヤ４０２に至る。

ワイヤ４０２は第１０Ａ図に伸び、そこでワイヤ上のパ
ルスはＲＯＭＩ １０を読取るために使われる。

ＲＯＭは第１５図に示すように、メモリ・アドレス・レ
ジスタ（ＭＡＲ）２２６ 、ＲＯＭＩ １０及びメモリ
・データ・レジスタ（ＭＤＲ）２２８を含んでいる。

第１０Ｅ図でＬＦ−１２パルスは、ケーブル１８２をケ
ーブル３１８にゲートするためにゲート６８２に印加さ
れる。

ケーブル１８２はＲＯＭ１１０のＭＤＲ２２８の尤度フ
ィールドを与え、ケーブル３１８は第１０Ｂ図の被加数
レジスタ２３０への入カケープルとなる。

又第１０Ｅ図でＬＰ−１２パルスはケーブル３２４をケ
ーブル３２０ヘゲートするためにゲート６８４へも印加
される。

ケーブル３２４は第１０Ａ図及び第１６図ｆこ示すＬシ
フトレジスタ１１２のり。

レジスタ２３２からの出力であり、ケーブル３２０は第
１０Ｂ図の加数レジスタ２３４への入力である。

第１０Ｅ図でＬＦ−１３パルスはケーブル３２２をケー
ブル１９４にゲートするためにゲート６８６に印加され
る。

ケーブル３２２は第１０Ｂ図の加算器２３８の和レジス
タ２３６から来る。

又ケーブル１９４は第１０Ａ図のＬシフトレジスタ１１
２のＬｎ＋７段２４０への入カケープルである。

第１０Ｆ図でＬＦ−１３パルスはＯＲ回路３８０からワ
イヤ４１４に至る。

ワイヤ４１４は第１０Ｄ図で「スイッチＦ」フリップフ
ロップ２４２を「１」状態にセットするために使われる
。

第１０Ｇ図でパルス発生器５６６がターン・オフする時
、パルスが発生しＯＲ回路５６８を経てシングル・ショ
ット回路５７０をターン・オンする。

このようζこしてマイクロプログラムは以下説明する復
号器制御マイクロプログラムへ分岐する。

「前を見る」マイクロプログラムは次に要約する。

前を見る（ＬＰ） ＬＦ−Ｉｎ＋ルジスタ２０４の下位６ビツト（ケーブル
３０８）をＲＡＭ１０８のＭＡＲ１８８（ケーブル１４
０）ヘゲートする。

注意−ＯＲ回路３５６及びワイヤ３９０を使用。

ｎ ＋ １値（ケーブル５２０）をレジスタ２０４から
アドレス計算器１１６（ケーブル５２２）ヘゲートする
。

注意−ＯＲ回路３６４及びワイヤ３９８を使用。

→ＬＦ−２ ＬＦ−２ｎ７ ’：２Ｌフレームか？ 肯定→ＬＦ−３（遅延ユニットを経て）線４９８上のパ
ルス 否定→ＬＦ−４（遅延ユニットを経て）線５００上のパ
ルス ＬＰ−３シンドローム・ビット論理ユニット２１４から
永久接続されたアドレスのテイル記憶装置２１８の入力
（ケーブル４１８）へシンドローム・ビット（ケーブル
２１２）をゲートする。

→ＬＦ−４ ＬＦ−４シンドローム・ビット論理ユニット２１４のシ
ンドローム・ビット出力（ケーブル２１２）をＲＡＭ１
０８のＭＤＲ１９０の入カケープル１４６ヘゲートする
。

→ＬＦ−５ ＬＦ−５ＲＡＭ１０８書込み、 注意−ＯＲ回路３６０及びワイヤ３９４を使用。

→ＬＦ−６ ＬＦ−６ＲＡＭ１０８読取り。

注意−ＯＲ回路３６２及びワイヤ３９６を使用。

→ＬＦ−７ ＬＦ−７ＲＯＭアドレスを得るためにＲＡＭ１０８のＭ
ＤＲ１９０のケーブル１６２〜１７６をＲＯＭアドレス
論理ユニット１１４のケーブル３１０〜２９０にゲート
する。

注意−ＯＲ回路３５８及びワイヤ３９２を使用。

→ＬＦ−８ ＬＰ−８ＲＯＭアドレス論理ユニット１１４の左側レジ
スタ２２０をＯＯ・・・ＯＯにリセットする。

→ＬＦ−９ ＬＰ−９ＲＯＭアドレス論理ユニット１１４の左側レジ
スタ２２０（ケーブル４２０）をＲＡＭ１０８のＭＤＲ
１９０の入カケーブル１４４にゲートする。

→ＬＦ−１０ ＬＦ−１０ＲＡＭ１０８書込み。

注意−ＯＲ回路３６０及びワイヤ３９４を使用。

→ＬＦ−１１ ＬＦ−１１ＲＯＭｌｌ０読取り。

注意−ＯＲ回路３６８及びワイヤ４０２を使用。

→ＬＦ−１２ ＬＰ−１２ＲＯＭｌｌ０のＭＤＲ２２８の「尤度」フィ
ールド（ケーブル１８２）を加算器２３８の被加数レジ
スタ２３０（ケーブル３１８）にゲートする。

Ｌシフトレジスタ１１２のＬｎ段２３２（ケーブル３２
４）を加算器２３８の加数レジスタ２３４（ケーブル３
２０）ヘゲートする。

→ＬＦ−１３ ＬＦ−１３加算器２３８の和レジスタ２３６（ケーブル
３２２）をＬシフトレジスタ１１２のＬｎ＋１段２４０
（ケーブル１９４）ヘゲートする。

「スイッチＬＦ」フリップフロップ２４２を１にセット
する。

注意−ＯＲ回路３８０及びワイヤ４１４を使用。

→ＤＣ−１ 復号器制御（ＤＣ）マイクロプログラム ＤＣ−１パルスは第１０Ｄ図に至り、「スイッチＬＦＪ
フリップフロップ２４２の条件をテストするためにゲー
ト７５４に加えられる。

もしフリップフロップ２４２が「１」状態であれば線４
６２にパルスが現れる。

もし「０」状態であれば線４６４（こパルスが現れる。

これらの線は第１０Ｇ図まで伸び、ワイヤ４６４上のパ
ルスはＯＲ回路５８８を経てシングル・ショット回路５
９０をターン・オンする。

ワイヤ４６２上のパルスはシングル・ショット回路５７
２をターン・オンする。

ＤＣ−２パルスは第１０Ｄ図のゲート７４４に加えられ
る。

もしＬシフトレジスタ１１２の段Ｌｎ＋１がＴレジスタ
の数値より大きいか又は等しいならば、ワイヤ４４４に
パルスが発生する。

もしそうでなければパルスはワイヤ４４６に生じる。

ワイヤ４４６のパルスは第１０Ｇ図に至り、ＯＲ回路５
８８を経てシングル・ショット５９０をターン・オンす
る。

ワイヤ４４４のパルスは第１０Ｇ図に至り、パルス発生
器５７４をターン・オンする。

これはＤＣ−３パルスを発生させる。第１０Ｆ図でＩ）
Ｃ−３パルスはＯＲ回路３７８を経てワイヤ４１２に至
る。

ワイヤ４１２は第１０Ｅ図のケーブル２２４をケーブル
３１８にゲートするためにゲート６６０に印加される。

ケーブル２２４は第１０Ｂ図のＴレジスタ２４６の出力
、ケーブル３１８は被加数レジスタ２３０への入カケー
プルである。

第１０Ｅ図でワイヤ４１２は、ケーブル５１８をケーブ
ル３２０ヘゲートするために使われるゲート６６６にも
接続される。

ケーブル５１８は第１０Ｄ図の、（Ｔレジスタ２４８の
出カケープル、ケーブル３２０は第１０Ｂ図の加数レジ
スタ２３４への入カケープルである。

第１０Ｅ図のゲート６６０及び６６６は２人力２出力の
単一のゲートに組み合せることもできる。

第１０Ｆ図でＤＣ−４パルスはＯＲ回路３７６を経てワ
イヤ４１０に至る。

ワイヤ４１０のパルスは第１０Ｅ図のケーブル３２２を
ケーブル２２２にゲートするためにゲート６５８に印加
される。

ケーブル３２２は第１０Ｂ図の和レジスタ２３６の出カ
ケープル、ケーブル２２２はＴレジスタ２４６への入カ
ケープルである。

ＤＣ−５パルスは第１０Ｄ図のゲート７４６に与えられ
る。

もしＬシフトレジスタ１１２のり。段２３２がＴレジス
タよりも大きいか又は等しければ、ゲート１４６を介し
てワイヤ４４８にパルスが発生する。

もしそうでなければパルスはワイヤ４５０に現われる。

これらのワイヤは第１０Ｇ図に至り、ワイヤ４５０上の
パルスはＯＲ回路５８０を経てパルス発生器５８２を始
動させる。

ワイヤ４４８上のパルスはＯＲ回路５７６を経てシング
ル・ショット５７８をターン・オンする。

ＤＣ−６パルスは第１０Ｄ図のゲート７４８に与えられ
る。

もし第１０Ｂ図のＴレジスタ２４６がＬシフトレジスタ
１１２のＬｎ＋１段２４０よりも犬きれば、ワイヤ４５
２に発生する。

もしそうでなければパルスはワイヤ４５４に発生する。

これらのワイヤは第１０Ｇ図に至り、ワイヤ４５４上の
パルスはパルス発生器５８６を始動するために使われる
。

ワイヤ４５２上のパルスはＯＲ回路５８０を経てパルス
発生器５８２を始動させる。

第１０Ｆ図でＤＣ−７パルスはＯＲ回路３７４を経てワ
イヤ４０８に至る。

ワイヤ４０８は第１０Ｅ図のケーブル２２４をケーブル
４３６にゲートするためにゲート６５６に印加される。

ケーブル２２４はＴレジスタ２４６からの出力、ケーブ
ル４３６は第１０Ｂ図の被減数レジスタ２６８への入カ
ケープルである。

１ｌＯＥ図でワイヤ４０８はケーブル５１８をケーブル
４３４ヘゲートするためにゲート６９６へも接続される
。

ケーブル５１８は、（Ｔレジスタ２４８（第１０Ｄ図）
の出カケープル、ケーブル４３４は第１０Ｂ図の減数レ
ジスタ２７０への入カケープルである。

ここでワイヤ４０８はゲート６５６及び６９６の両方へ
行っていることに注意されたい。

被減数レジスタ２６８及び減数レジスタ２７０の両者は
減算器２７２に信号を供給し、その出力は差レジスタ２
７４に供給される。

第１０Ｆ図でＤＣ−８パルスはＯＲ回路３γ２を経てワ
イヤ４０６に至る。

ワイヤ４０６は第１０Ｅ図のケーブル４３８をケーブル
２２２にゲートするためにゲート６５４に接続される。

ケーブル４３Ｂは第１０Ｂ図の差レジスタ２７４の出カ
ケープル、ケーブル２２２はＴレジスタ２４６への入カ
ケープルである。

この時点で、第１０Ｇ図のパルス発生器５８２がターン
・オフする時、パルス発生器５８４を始動させるパルス
が発生し、これは前進マイクロプログラムの開始となる
ことに注意されたい。

前進マイクロプログラムは後で説明する。

ワイヤ４５４上のパルスが第１０Ｇ図のパルス発生器５
８６にＤＣ−９パルスを発生させる方式は以前に説明し
た。

第１０Ｆ図でＤＣ−９パルスはＯＲ回路３７８を経てワ
イヤ４１２に至る。

ワイヤ４１２は第１０Ｅ図まで伸び、ゲート６６０及び
６６６に接続される。

このゲート動作はＤＣ−３パルスに関連して以前に説明
した。

第１０Ｆ図でＤＣ−１０パルスはＯＲ回路３７６を経て
ワイヤ４１０へ至る。

ワイヤ４１０は第１０Ｅ図まで伸び、そこでケーブル３
２２をケーブル２２２にゲートするためにゲート６５８
に接続される。

ケーブル３２２は第１０Ｂ図の和レジスタ２３６の出カ
ケープル、そしてケーブル２２２はやはり第１０Ｂ図の
Ｔレジスタ２４６への入カケープルである。

第１０Ｇ図でパルス発生器５８６がターン・オフする時
、ＯＲ回路５７６を経由してシングル・ショット５７８
をターン・オンし再びＤＣ−６パルスを発生させるパル
スが発生する。

以前ＤＣ−１パルスに関連して、ワイヤ４６４上のパル
スが第１０Ｇ図のＯＲ回路５８８を経由してシングル・
ショット５９０をターン・オンしＤＣ−１１パルスを発
生させることを説明した。

ＤＣ−ＩＩパルスは第１０Ｄ図のゲート７５０に与えら
れる。

もし値Ｌｎ−，がＴ値よりも大きいか又は等しければ、
ゲート７５０からワイヤ４５６にパルスが発生する。

もしそうでなければワイヤ４５８にパルスが発生する。

これらのワイヤは第１０Ｇ図まで伸び、そこでワイヤ４
５６上のパルスはパルス発生器６１８を始動させるため
（こ使用され、ワイヤ４５８上のパルスはＤＣ−１２パ
ルスを発生させるためにパルス発生器５９２を始動させ
るため４こ使用される。

第１０Ｆ図でＤＣ−１２パルスはＯＲ回路３７４を経て
ワイヤ４０８上を伝搬する。

ワイヤ４０８は第１０Ｅ図のゲート５５６及び６９６に
接続される。

これは以前ＤＣ−７パルスに関連して説明した。

第１０Ｆ図でＤＣ−１３パルスはＯＲ回路３７２を経て
ワイヤ４０６へ行く。

ワイヤ４０６は第１０Ｅ図のケーブル４３８をケーブル
２２２にゲートするためにゲート６５４に接続される。

ケーブル４３８は第１０Ｂ図の差レジスタ２１４を介し
て減算器２７２の出力を供給し、ケーブル２２２はＴ−
レジスタ２４６への入カケープルとなる。

第１０Ｇ図でパルス発生器５９２がターン・オフする時
パルスはＯＲ回路５９４及びＯＲ回路５５６を経てＬＦ
−１パルスを発生させるためにパルス発生器５５８をタ
ーン・オンする。

このようにしてプログラムは「前を見る」マイクロプロ
グラムに分岐する。

復号器制御マイクロプログラムを以下に要約する。

復号器制御（ＤＣ） ＤＣ−１「スイッチＪ ２４２＝１か？ 肯定→ＤＣ−２線４６２上のパルス 否定→ＤＣ−１１線４６４上のパルス ＤＣ２ｒ Ｌｎ＋１Ｊ ＞Ｔか？ 肯定→ＤＣ−３線４４４上のパルス 否定→ＤＣ−１１線４４６上のパルス ＤＣ−３レジスタ２４６からのＴ（ケーブル２２４）を
被加数レジスタ２３０（ケーブル３１８）ヘゲートする
。

レジスタ２４８からＪＴ（ケーブル５１８）を加数レジ
スタ２３４（ケーブル３２０）ヘゲートする。

注意−ＯＲ回路３７８及びワイヤ４１２を使用。

→ＤＣ−４ ＤＣ−４レジスタ２３６から和（ケーブル３２２）をＴ
レジスタ２４６（ケーブル２２２）ヘゲートする。

注意−ＯＲ回路３７６及びワイヤ４１０を使用。

→ＤＣ−５ ＤＣ−５Ｌｎ、２Ｔか？ 肯定→ＤＣ−６線４４８上のパルス 否定→ＤＣ−７線４５０上のパルス ＤＣ−６Ｔ＞Ｌｎ＋１か？ 肯定→ＤＣ−７線４５２上のパルス 否定→ＤＣ−９線４５４上のパルス ＤＣ−７レジスタ２４６からＴ（ケーブル２２４）を被
減数レジスタ２６８（ケーブル４３６）ヘゲートする。

レジスタ２４８からＪＴ（ケーブル５１８）を減数レジ
スタ２７０（ケーブル４３４）ヘゲートする。

注意−ＯＲ回路３７４及びワイヤ４０８を使用。

→ＤＣ−８ ＤＣ−８レジスタ２７４から減算結果（ケーブル４３８
）をＴレジスタ２４６（ケーブル２２２）ヘゲートする
。

注意−ＯＲ回路３７２及びワイヤ４０６を使用。

→ＭＦ−Ｏ ＤＣ−９Ｔ（ケーブル２２２）を被加数レジスタ２３０
（ケーブル３１８）ヘゲートする。

ＪＴ（ケーブル５１８）を加数レジスタ２３４（ケーブ
ル３２０）ヘゲートする。

注意−ＯＲ回路３７８及びワイヤ４１２を使用。

→ＤＣ−１０ ＤＣ−１０和（ケーブル３２２）をＴレジスタ２４６（
ケーブル２２２）ヘゲートする。

注意−ＯＲ回路３７６及びワイヤ４１０を使用。

→ＤＣ−６ ＤＣ−１１Ｌｎ−、２Ｔか？ 肯定→ＭＢ−０線４５６上のパルス 否定→ＤＣ−１２線４５Ｂ上のパルス ＤＣ−１２Ｔ（ケーブル２２２）を被減数レジスタ２６
８（ケーブル４３６）ヘゲートする。

ＪＴ（ケーブル５１８）を減数レジスタ２７０（ケーブ
ル４３４）ヘゲートする。

注意−ＯＲ回路３７４及びワイヤ４０８を使用。

→ＤＣ−１３ ＤＣ−１３差レジスタ２７４から減算結果（ケーブル４
３８）をＴレジスタ２４６（ケーブル２２２）ヘゲート
する。

注意−ＯＲ回路３７２及びワイヤ４０６を使用。

→ＬＦ−１ 前進（ＭＦ ）マイクロプログラム 第１０Ｆ図でＭＦ−０パルスはＯＲ回路３５４を経てワ
イヤ３８８に至る。

ワイヤ３８８は第１０Ｅ図まで伸び、ケーブル３３２を
ケーブル５２２にゲートするためにゲート６４２に接続
される。

ケーブル３２２は第１０Ｄ図のｎ計数器１２８の出力、
そしてケーブル５２２は第１０Ｃ図のアドレス計算器ユ
ニット１１６への入力である。

ＭＩＦ−１パルスは第１０Ｃ図に至り、ゲート７２６に
加わる。

もしｒｌｉがＬフレーム＋Ｍ−１に等しければゲート７
２６を介してワイヤ４７２にパルスが発生する。

もし等しくなければワイヤ４７０にパルスが発生する。

ワイヤ４７２は第１０Ｈ図まで伸び、その上の信号は動
作が終りに達しそれ以上の前進が不可能であることの標
識である。

ワイヤ４７０は第１０Ｇ図まで伸び、そこでワイヤ上の
パルスはパルス発生器５９６を始動させるために使われ
る。

ＭＦ−２パルスは第１０Ｄ図まで行き、ｎ計数器１２８
を歩進させるためｌこ使われる。

第１ｔ）Ｆ図でＭｆ’−３パルスはＯＲ回路３６０を経
てワイヤ４００へ送られる。

ワイヤ４００は第１０Ｅ図に至り、ケーブル３３０をケ
ーブル１４０ヘゲートするためにゲート６５０に接続さ
れる。

ケーブル３３０は第１０Ｄ図のｎ計数器１２８の下位６
ビツトを転送し、ケーブル１４０はＲＡＭ１０８のＭＡ
Ｒ１８８への入カケープルとなる。

ＭＰ−４パルスは第１０Ｅ図に至り、ケーブル１３８を
ケーブル１４２ヘゲートするためにゲート６８８に加え
られる。

ケーブル１３８は第１０Ａ図及び第１３図のＸシフトレ
ジスタ１０４のＸ（ｎ−Ｍ＋１）段レジスタ７８８から
来る。

又ケーブル１４２は第１０Ａ図のＲＡＭ１０８のＭＤＲ
１９０へ入カケープルの１つである。

第１０Ｆ図でＭＦ−５パルスはＯＲ回路３６０を経てワ
イヤ３９４に至る。

ワイヤ３９４は第１０Ａ図まで伸び、その上のパルスは
ＲＡＭ１０８の書込みコマンドを与えるために使われる
。

第１０Ｆ図でＭＦ−６パルスはＯＲ回路３６２を経てワ
イヤ３９６へ至る。

ワイヤ３９６のパルスは第１０Ａ図のＲＡＭ１０８への
読取りコマンドを与えるために使われる。

第１０Ｆ図でＭＦ−７パルスはＯＲ回路３５８を経てワ
イヤ３９２に至る。

ワイヤ３９２は１１０Ｅまで伸び、ＲＡＭ１０８のＭＤ
Ｒ１９０から来るケーブル１６２〜１７６を、ＲＯＭア
ドレス論理ユニット１１４に行くケーブル３１０〜２９
０にゲートするためにゲート６４６に加えられる。

第１０Ｆ図でＭＦ−８パルスはＯＲ回路３６８及びワイ
ヤ４０２を経て、第１０Ａ図のＲＯＭＩ １０に読取り
コマンドを与えるために使用される。

第１０Ｅ図でＭＦ−９パルスはケーブル１８０をケーブ
ル１９８にゲートするためにゲート６９０に加えられる
。

ケーブル１８０はＲＯＭＩ １０のＭＤＲ２２Ｂの置換
フィールドから来る。

ケーブル１９８は第１０Ｂ図の置換レジスタ２５０への
入カケープルである。

置換レジスタ２５０はその出力がケーブル１２４からの
線２６０，２６２゜２６４及び２６６と共に各々４つの
加算器２５２゜２５４．２５６及び２５８に接続されて
いる。

ＭＦ−１０パルスは右シフト１パルスを与えるために第
１０Ａ図のｙシフトレジスフ１０２及びＸシフトレジス
タ１０４へ印加される。

ＭＦ−１１パルスは第１０Ａ図に至り、右シフト２パル
スを与えるためにｙシフトレジスタ１０２及びＸシフト
レジスタ１０４に印加される。

第１０Ｅ図でＭＦ−１２パルスはケーブル２０８をケー
ブル１３４にゲートするためにゲート６９２に加えられ
る。

ケーブル２０８は第１０Ｂ図の置換論理の結果を転送し
、ケーブル１３４はＸシフトレジスタ１０４のｘ（ｎ）
段７８２へ入力を与える。

第１０Ｆ図でＭＦ−１２パルスはＯＲ回路３６４を経て
ワイヤ３９８に至る。

ワイヤ３９８は第１０Ｅ図まで伸び、ケーブル５２０を
ケーブル５２２にゲートするためにゲート６４８に接続
される。

ケーブル５２０は第１０Ｄ図のレジスタ２０４からｎ
＋ １値を伝え、ケーブル５２２は第１０Ｃ図のアドレ
ス計算器１１６への入カケープルとなる。

第１０Ｆ図でＭＦ−１３パルスはＯＲ回路３５０を経て
ワイヤ３８４に至る。

ワイヤ３８４は第１０Ｅ図まで伸び、ケーブル３３４を
ケーブル３３６にゲートするためにゲート６４０に接続
される。

ケーブル３３４は第１０Ｃ図のアドレス計算器１１６か
らディンタリーバ・アドレスを転送し、ケーブル３３６
は第１０Ａ図のディンタリーバ３０のＭＡＲ７６０へ入
力を与える。

第１０Ｆ図でＭＦ−１３パルスはＯＲ回路３５６を経て
ワイヤ３９０に至る。

ワイヤ３９０は第１０Ｅ図に伸び、そこでケーブル３０
８をケーブル１４０にゲートするためにゲート６４４に
接続される。

ケーブル３０８は第１０Ｄ図のレジスタ２０４中のｎ
＋ １値の下位６ビツトを転送し、ケーブル１４０はＲ
ＡＭ１０８のＭＡＲ１８８へ入力を与える。

第１０Ｆ図でＭＦ−１４パルスはＯＲ回路３５２を経て
ワイヤ３８６に至る。

ワイヤ３８６は第１０Ａ図まで伸び、そこでワイヤ上の
パルスはディンタリーバ３０へ読取りコマンドを与える
ために使われる。

ＭＦ−１５パルスは第１０Ｃ図でケート７４２に印加さ
れる。

もしｎｉがＬフレームよりも大きいか又は等しければ、
パルスがゲート７４２を介してワイヤ５０１に発生する
。

もしそうでなければワイヤ５０２にパルスが発生する。

これらのワイヤは第１０Ｇ図に至り、ワイヤ５０２上の
パルスはシングル・ショット回路６００をターン・オン
し、ワイヤ５０１上にパルスはＭＦ−１６パルスを発生
させるためにパルス発生器５９８を始動させる。

第１０Ｅ図でＭＦ−１６パルスはケーブル１０６をケー
ブル３４０にゲートするためにゲート６９４に印加され
る。

ケーブル１０６はテ゛インタリーバのＭＤＲ７６４の出
カケープル、ケーブル３４０は第１０Ｃ図のパリティ・
ビット調整レジスタ２７６への入カケープルである。

レジスタ２７６の出力ビットは複数のゲ゛−１−２８０
，２８３。

２８５．２８７及び２８９を経由して出力バリティ・レ
ジスタ３１５に各々加えられる。

第１０Ｆ図でＭＦ−１６パルスはＯＲ回路５３０からワ
イヤ５３２に至る。

ワイヤ５３２は第１０Ｃ図へ伸び、その上のパルスは出
力バリティ・レジスタ３１５を全て０にリセットするた
めに使われる。

第１０Ｆ図でＭＰ−１７パルスはＯＲ回路４２４を通っ
てワイヤ４２６に行く。

ワイヤ４２６は第１０Ｃ図まで伸び、そこでワイヤ上の
パルスはｎ位置レジスタ３２６上のデコーダ３１６を出
力バリティ・レジスタ３１５の右側のビット位置とパリ
ティ・ビット調整レジスタ２７６との間のゲートの１つ
にゲートするためにゲート７５６に加えられる。

第１０Ｆ図でＭＦ−１８パルスはＯＲ回路４２８を経て
ワイヤ４３０に至る。

ワイヤ４３０は第１０Ｅ図まで伸び、ケーブル４２２を
ケーブル１２０ヘゲートするためにゲート６６４に加え
られる。

ケーブル４２２は第１０Ｃ図の出力バリティ・レジスタ
３１５のための出カケープル、ケーブル１２０はｙシフ
トレジスタ１０２のｙ（ｎ＋１攻７６６への入カケープ
ルである。

第１０Ｅ図でＭＦ−１９パルスはケーブル１０６をケー
ブル１２０ヘゲートするためにゲート６９８に加えられ
る。

ケーブル１０６はディンタリーバのＭＤＲ７６４から来
る。

又ケーブル１２０はｙシフトレジスタ１０２のｙ（ｎ＋
１）段７６６への入カケープルである。

第１０Ｇ図でシングル・ショット６００がターン・オフ
する時、パルスがＯＲ回路６０２を経て伝送されパルス
発生器６０４を始動させる。

これはＭＦ−２０パルスを発生させ、このパルスはＬシ
フトレジスタ１１２に右シフト１パルスを与えるために
加えられる。

第１６図に示されるようにＭＦ−２０パルスはゲート３
２８及び３３８の両者に加えられる。

ＭＰ−２１パルスは、右シフト２パルスをＯＲゲート３
４２及びゲート３４４に与えるために第１０Ａ図のＬシ
フトレジスタ１１２に加えられる。

ＭＰ−２２パルスは第１０Ｃ図のゲート７２８に加えら
れる。

もしｎｉがｎ（ｍａｘ）に等しければ、ゲ゛−１−７２
８を経由してワイヤ４７４にパルスが発生する。

もしそうでなければ、ワイヤ４７６にパルスが発生する
。

ワイヤ４７６は第１０Ｆ図のＯＲ回路５５６を経由して
、パルス発生器５５８を始動させる。

ワイヤ４７４は第１０Ｇ図に至り、ワイヤ上のパルスは
ＭＦ−２３パルスを与えるためにシングル・ショット６
０６をターン・オンするために使われる。

ＭＦ−２３パルスは第１０Ｃ図のゲートγ３０に加えら
れる。

もしｎｌがＬフレームよりも大きいか又は等しけれは、
ワイヤ４７８にパルスが発生する。

もしそうでなければ、ワイヤ４８０にパルスが発生する
。

これらのワイヤは第１０Ｇ図に至り、ワイヤ４８０上の
パルスはＯＲ回路６１０を通過しパルス発生器６１２を
始動させる。

ワイヤ４７８上のパルスはシングル・ショット６０８を
ターン・オンしＭＦ−２４パルスを発生させる。

ＭＰ−２４パルスは第１０Ｃ図のゲート７３２に加えら
れる。

もしｎ位置が０に等しければ、ワイヤ４８２上にパルス
が発生する。

もしそうでなければ、パルスはワイヤ４８４に発生する
。

ワイヤ４８２は第１０Ｇ図に至り、ワイヤ４８２上のパ
ルスはＯＲ回路６１０を通過してパルス発生器６１２を
始動させる。

ワイヤ４８４上のパルスはＯＲ回路５５６（第１０Ｆ図
）を通過してパルス発生器５５８を始動させる。

以下前進マイクロプログラムを要約する。

前進（ＭＦ） その目的は復号器を１ステツプ前進させることである。

これは、全てのレジスタを右ヘシフトさせ、ＲＡＭを更
新し、ｘ、ｙシフトレジスタ１０４゜１０２の左端に新
しい数値を取り入れ、そして次の「前を見る」動作を準
備するためにパリティ検査を計算することを意味する。

ＭＦ−Ｏｎ値（ケーブル３３２）をアドレス計算器１１
６（ケーブル５２２）ヘゲートする。

これはＯＲ回路３５４及びワイヤ３８８を経由して行な
われる。

→ＭＦ−１ Ｍ Ｐ −１ｎ ｉ−Ｌフレーム＋Ｍ−１か？否定→Ｍ
Ｆ−２線４７０上のパルス肯定→終了・・・・・・・・
・それ以上の前進は不可能。

線４７２上のパルス ＭＦ−２ｎ計数器を歩進させる。

→ＭＦ−３ ＭＦ−３ｎ計数器１２８の下位６ビツト（ケーブル３３
０）をＲＡＭ１０８のＭＡＲ１８８（ケーブル１４０）
ヘゲートする。

これはＯＲ回路３６６及びワイヤ４００を経由して行な
われる。

→ＭＦ−４ ＭＦ−４ｘシフトレジスタ１０４のｘ（ｎ−Ｍ＋１）段
７８８（ケーブル１３８）をＲＡＭ１０８のＭＤＲｌ
９０の入カケープルにゲートする。

（Ｘシフトレジスタ１０４の最後のセルをＲＡＭのＸ部
分へ書込む。

）→ＭＦ−５ ＭＰ−５ＲＡＭ１０Ｂに書込む。

これはＯＲ回路３６０及びワイヤ３９４を経由して行な
われる。

→ＭＦ−６ ＭＰ−６ＲＯＭ１１０中の置換値に関するアドレスを得
るためにＲＡＭ１０８を読取る。

これはＯＲ回路３６２及びワイヤ３９６を経由して行な
われる。

→ＭＦ−７ ＭＦ−７ＲＡＭ１０８のＭＤＲｌ ９０のケーブル１６
２〜１７６をＲＯＭアドレス論理ユニット１１４のケー
ブル３１０〜２９０にゲートする。

これはＯＲ回路３５８及びワイヤ３９２を経由して行な
われる。

→ＭＦ−８ ＭＰ−８置換値を得るためにＲＯＭＩ １０を読取る。

これはＯＲ回路３６８及びワイヤ４０２を経由して行な
われる。

→ＭＦ−９ ＭＰ−９ＲＯＭ１１０のＭＤＲ２２８の置換フィールド
（ケーブル１８０）を置換レジスタ２５０（ケーブル１
９Ｂ）にゲートする。

ＭＦ→１０ ＭＦ−１０Ｘ及びｙシフトレジスタ１０４及び１０２に
右シフト１パルスを与える。

→ＭＦ−１１ ＭＦ−１１ｘ及びｙシフトレジスタ１０４及び１０２を
右シフト２パルスを与える。

→ＭＦ−１２ ＭＦ−１２置換論理の出力（ケーブル２０８）をＸシフ
トレジスタ１０４のｘ（ｎ）段７８２（ケーブル１３４
）ヘゲートする。

これは右シフトの後に空になったシフトレジスタの最初
のセルであることに注意。

この動作の目的は置換値に従ってｙ （ｎ）の情報部分
を変更することである。

ＭＦ−１９までの以下のステップはディンタリーバから
の新しい５ビツトの値をｙシフトレジスタ１０２のｙ（
ｎ＋１）セル７６６に与えることに注意。

ｎ ＋ ルジスタ２０４（ケーブル５２０）をアドレス
計算器１１６（ケーブル５２２）にゲートする。

これはＯＲ回路３６４及びワイヤ３９８を経て行なわれ
る。

→ＭＦ−１３（遅延ユニットを経て） ＭＰ−１３デインタリーバ・アドレス（ケーブル３３４
）をディンタリーバのＭＡＲ７６０（ケーブル３３６）
ヘゲートする。

これはＯＲ回路３５０及びワイヤ３８４を経て行なわれ
る。

ｎ ＋ ルジスタ２０４の下位６ビツト（ケーブル３０
８）をＲＡＭのＭＡＲ１８８（ケーブル１４０）ヘゲー
トする。

これはＯＲ回路３５６及びワイヤ３９０を経て行なわれ
る。

→ＭＦ−１４ ＭＦ−１４デインタリーバを読取る。

これはＯＲ回路３５２及びワイヤ３８６を経て行なわれ
る。

→ＭＦ−１５ ＭＦ−１５アドレス計算器１１６をテストする。

ｎ１≧Ｌフレームか？ 肯定→ＭＦ−１６線５０１上のパルス 否定→ＭＦ−１９線５０２上のパルス ＭＦ−１６この分枝（１６〜１８）では、フレームのテ
イルにおいて情報ビット部分がｏｏｏ。

に等しいので、復号器は適当なパリティ・ビットを得さ
えすればよい。

ディンタリーバのＭＤＲ７６４（ケーブル１０６）をパ
リティ・ビット調整レジスタ２７６（ケーブル３４０）
ヘゲートする。

出力バリティ・レジスタ３１５をｏｏｏｏ。

にリセットする。

これはＯＲ回路５３０及びワイヤ５３２を経て行なわれ
る。

→ＭＦ−１７ ＭＦ −１７ｎ位置レジスタ３２６のデコーダ出力をゲ
゛−トして出力バリティ・レジスタ３１５中の出力バリ
ティ・ビットをセットする。

これはＯＲ回路４２４及びワイヤ４２６を経て行なわれ
る。

→ＭＦ−１８ ＭＰ−１８出カバリティ値レジスタ３１５（ケーブル４
２２）をｙシフトレジスタ１０２のｙ（ｎ＋１）段７６
６（ケーブル１２０）ヘゲートする。

これはＯＲ回路４２８及びワイヤ４３０を経て行なわれ
る。

→ＭＦ−２０ ＭＦ−１９デインタリーバのＭＤＲ７６４（ケーブル１
０６）をｙシフトレジスタ１０２のｙ（ｎ＋１）段（ケ
ーブル１２０）ヘゲートする。

→ＭＦ−２０ ＭＰ−２０Ｌシフトレジスタ１１２に右シフト１パルス
を与える。

→ＭＦ−２１ ＭＦ−２１Ｌシフトレジスタ１１２に右シフト２パルス
を与える。

→ＭＦ−２２ ＭＦ −２２ｎ ｉ＝ｎ （ｍａｘ）か？肯定→ＭＦ−
２３線４７４上のパルス 否定→ＬＦ−１線４７６上のパルス ＭＰ−２３ｎｉ＞Ｌフレームか？ 肯定→ＭＦ−２４線４７８上のパルス 否定→Ｕ−１線４８０上のパルス ＭＰ−２４ｎ位置＝０か？ 肯定→Ｕ−１線４８２上のパルス 否定→ＬＦ−１線４８４上のパルス 上述のように尤度値は、復号器制御装置中の総計尤度値
を更新するために使われる。

表アドレスはシンドローム・ビット並びにバースト・ト
ラッキング及び標識ビットから計算され、そのような尤
度表アドレスは以前に記憶されていた尤度値からノード
の新しい総計尤度値を導出するために使われる。

新たに導出された尤度値はしきい値と比較され、復号器
制御が符号器レプリカ中のデータのサブブロック上を前
進すべきかもしくは後退すべきかを決定する。

このようにして、探索木の中のノードの誤りの尤度が定
常的に更新される。

動作中、復号器は尤度衣から最適の更新された尤度値を
得るために絶えずバースト標識を調べそしてその後、各
々の受信したサブブロックにおいて最もありそうな誤り
パターンを決定する。

そのようにして決定された誤りパターンは、受信したデ
ータのサブブロックをそれに従って変更するために使わ
れる。

更新マイクロプログラムは第１０Ａ図〜第１０Ｈ図を参
照して以下説明する。

更新（Ｕ）マイクロプログラム 第１０Ｆ図で、Ｕ−１パルスはＯＲ回路３５６を経てワ
イヤ３９０に至る。

ワイヤ３９０は第１０Ｅ図まで伸び、ケーブル３０８を
ケーブル１４０にゲートするためにゲート６４４に接続
される。

ケーブル３０８はレジスタ２０４（第１０Ｄ図）のｎ
＋ １値の下位６ビツトを含み、ケーブル１４０はＲＡ
Ｍ１０８のＭＡＲ１８８への入カケープルである。

第１０Ｆ図で、Ｕ−２パルスはＯＲ回路３６２を通って
ワイヤ３９６に至る。

ワイヤ３９６上のパルスは第１０Ａ図のＲＡＭ１０Ｂに
読取りコマンドを与えるために使われる。

第１０Ｆ図でＵ−３パルスはＯＲ回路３５８を経てワイ
ヤ３９２に至る。

ワイヤ３９２は第１０Ｅ図に至り、そこでＲＡＭ１０８
のＭＤＲ１９０から来るケーブル１６２〜１７６を第１
０Ｂ図のＲＯＭアドレス論理ユニット１１４に行くケー
ブル３１０〜２９０にゲートするためにゲート６４６に
接続される。

Ｕ−４パルスはＲＯＭアドレス論理ユニット１１４に加
えられる。

このユニット１１４は第１８図に詳細に示されている。

第１８図を参照するとＵ、−４パルスは、アドレス論理
ユニットがそれ自身を調整する事を可能にするためにゲ
ート２１６に加えられる。

これらの論理回路が落ちつくために必要な時間のため、
パルス発生器６１２の出力とパルス発生器６１６の入力
との間で遅延ユニット６１４（第１０Ｇ図）が使用され
る。

従ってパルス発生器６１２がターン・オフする時、パル
スが遅延ユニット６１４に印加され、遅延ユニット６１
４はパルス発生器６１６に遅延されたパルスを印加する
。

このようにしてＵ−４パルスとＵ−５パルスとの間で遅
延が生じる。

第１０Ｆ図でＵ−５パルスはＯＲ回路３８２を経てワイ
ヤ４１６に至る。

ワイヤ４１６は第１０Ｅ図に至り、ＲＯＭアドレス論理
ユニット１１４から来るケーブル２９２〜３００を、Ｒ
ＡＭ１０８のＭＤＲ１９０へ行くケーブル１５０〜１５
８にゲートするためにゲート６６２に接続される。

第１０Ｆ図でＵ−６パルスはＯＲ回路３６０を経てワイ
ヤ３９４に至る。

ワイヤ３９４は第１０Ａ図に伸び、その上のパルスはＲ
ＡＭ１０８に書込みコマンドを与えるために使用される
。

Ｕ−７パルスは第’ＩＯＣ図のｎ（ｍａｘ）計数器１３
０を増計数するために使用される。

Ｕ−８パルスは、ＲＡＭ１０８のＭＤＲ’１９０のケー
ブル１６０を出口回路にゲートするためにゲート７００
に印加される。

更新マイクロプログラムの要約を以下に与える。

更新（ハ） Ｕ−１ｎ＋ルジスタの下位６ビツト（ケーブル３０８）
をＲＡＭのＭＡＲ（ケーブル１４０）にゲートする。

これはＯＲ回路３５６及びワイヤ３９０を経て実行され
る。

→Ｕ−２ Ｕ−２ＲＡＭを読取る。

これはＯＲ回路３６２及びワイヤ３９６を経て実行され
る。

→Ｕ−３ Ｕ−３ＲＡＭのＭＤＲのケーブル１６２〜１７６をＲＯ
Ｍアドレス論理のケーブル３１０〜２９０にゲートする
。

これはＯＲ回路３５８及びワイヤ３９２を経て実行され
る。

→Ｕ−４ Ｕ−４遅延ユニットを経由して、ＲＯＭアドレス論理ユ
ニット１１４のゲート２１６にパルスを加える。

→Ｕ−５ Ｕ−５ＲＯＭアドレス論理ユニット１１４のケーブル２
９２〜３００をＲＡＭ１０８のＭＤＲ１９０のケーブル
１５０〜１５８にゲートする。

これはＯＲ回路３８２及びワイヤ４１６を経て実行され
る。

→Ｕ−６ Ｕ−６ＲＡＭ１０８に書込む。

これはＯＲ回路３６０及びワイヤ３９４を経で実行され
る。

→Ｕ−７ Ｕ−７計数器１３０のｎ（ｍａｘ）値を増計数する。

→Ｕ−８ Ｕ−８ＲＡＭ１０８のＭＤＲ１９０のケーブル１６０を
出ロヘゲ゛−卜する。

→ＬＦ−１ 後退（ＭＢ）マイクロプログラム 第１０Ｆ図でＭＢ−０パルスはＯＲ回路３５４を経てワ
イヤ３８８に至る。

ワイヤ３８８は第１０Ｅ図に伸び、ケーブル３３２をケ
ーブル５２２ヘゲートするためにゲート６４２に接続さ
れる。

ケーブル３３２は第１０Ｄ図からｎ計数器１２８のｎ値
を伝送する。

ケーブル５２２は第１０Ｃ図のアドレス計算器１１６へ
至る入カケープルである。

ＭＢ”ｌパルスは第１０Ｃ図に至り、ゲート７３４に印
加される。

もしｎｉがＯに等しければ、ゲート７３４を経てワイヤ
４８６上にパルスが生じる。

もしｎｉがＯに等しくなければ、ワイヤ４８８上にパル
スが生じる。

ワイヤ４８６は第１０Ｈ図に伸び、もしｎｌがＯに等し
ければ復号器は後退し得ないのでアラームをセットする
ためにそのパルスが使用される。

ワイヤ４８８は第１０Ｇ図に伸び、その上のパルスはパ
ルス発生器６２０を始動するために使われる。

ＭＢ−２パルスは第１０Ｄ図に至り、ｎ計数器１２８を
減計数するために使われる。

ＭＢ−３パルスは第１０Ａ図に至り、Ｘシフトレジスタ
１０２、Ｘシフトレジスタ１０４及びＬシフトレジスタ
１１２に印加される。

このパルスはこれら３つのシフトレジスタに左シフト１
パルスを供給する。

第１６図でＭＢ−３パルスは、各各Ｌ 及びＬ（ｎ−１
）データをレジスタ３３３及び３３５に伝えるゲート３
２９及び３３１に印加される。

レジスタ３３３及び３３５の出力はゲ゛−１−３３７及
び３３９を経て、前進及び後退動作ののためにレジスタ
２４０及び２．３２に接続される。

ＭＢ−４パルスは第１０Ａ図に至り、ｙシフトレジスタ
１０２、Ｘシフトレジスタ１０４及びＬシフトレジスタ
１１２に印加される。

このパルスはこれら３つのシフトレジスタに左シフト２
パルスを提供する。

第１０Ｆ図でＭＢ−５パルスはＯＲ回路３５４を通って
ワイヤ３８８に至る。

ワイヤ３８８は第１０Ｅ図のケーブル３３２をケーブル
５２２にゲートするためにゲート６４２に接続される。

ケーブル３３２は第１０Ｄ図のｎ計数器１２８から来る
。

ケーブル５２２は第１０Ｃ図のアドレス計算器１１６へ
の入カケープルである。

ＭＢ−５パルスの後、パルス発生器６２０は出力線８８
８に信号を供給し遅延ユニット６２１を経てパルス発生
器６２３を始動させる。

第１０Ｆ図でＭＢ−６パルスはＯＲ回路３５０を経てワ
イヤ３８４に行く。

ワイヤ３８４は第’ＩＯＥ図でケーブル３３４をケーブ
ル３３６にゲ゛−卜するためにゲート６４０に加えられ
る。

ケーブル３３４は第１０Ｃ図のアドレス計算器１１６か
ら来るディンタリーバ・アドレスを伝達し、ケーブル３
３６はディンタリーバ３０のＭＡＲ７６０への入力を伝
える。

第１０Ｆ図でＭＢ−７パルスはＯＲ回路３５２を経てワ
イヤ３８６に行く、ワイヤ３８６はディンタリーバ３０
に読取りコマンドを与えるために使用される。

ＭＢ−８パルスは第１０Ｃ図のゲート７３８に加えられ
る。

もしｎｔがＬフレームに等しいかもしくはそれより太き
ければ、ゲート７３８を経由してワイヤ４９０上にパル
スが発生する。

もしそうでなければゲ゛−１−７３８を経由してワイヤ
４９２上にパルスが発生する。

これらのワイヤは第１０Ｇ図に至り、ワイヤ４９２上の
パルスは遅延ユニット３４２を経てシングル・ショット
回路６２４をターン・オンするために使用され、ワイヤ
４９０上のパルスは遅延ユニット３４４を経てパルス発
生器６２２をスタートさせるために使用される。

第１０Ｅ図でＭＢ−９パルスはケーブル１０６をケーブ
ル３４０にゲートするためにゲート７０２に印加される
。

ケーブル１０６はディンタリーバのＭＤＲ７６４から来
る。

そしてケーブル３４０は第１０Ｃ図のパリティ・ビット
調整レジスタ２７６への入カケープルである。

第１０Ｆ図でＭＢ−９パルスはＯＲ回路５３０からワイ
ヤ５３２に行く。

ワイヤ５３２のパルスは第１０Ｃ図で出力バリティ・レ
ジスタ３１５を全てＯにリセットするために使われる。

第１０Ｆ図でＭＢ−１０パルスはＯＲ回路４２４を経て
ワイヤ４２６へ行く。

ワイヤ４２６は第１０Ｃ図に至り、その上のパルスは、
パリティ・ビット調整レジスタ２７６から出力バリティ
・レジスタ３１５の右側ビット位置へのゲート回路２８
０．２８４，２８６，２８８及び２８９へｎ位置レジス
タ３２６上のデコーダ出力をゲートするためにゲ゛−１
−７５６に印加される。

第１０Ｆ図でＭＢ−１１パルスはＯＲ回路４２８を経て
ワイヤ４３０に行く。

ワイヤ４３０は第１０Ｅ図のケーブル４２２をケーブル
１２０にゲートするためにゲート６６４に加えられる。

ケーブル４２２は第１０Ｃ図の出力バリティ・レジスタ
３１５からの出カケープル、ケーブル１２０は第１０Ａ
図のｙシフトレジスタ１０２のｙ（ｎ）段への入カケー
プルである。

第１０Ｅ図でＭＢ−１２パルスはケーブル１０６をケー
ブル１２０にゲートするためにゲート７０４に加えられ
る。

ケーブル１０６はディンタリーバのＭＤＲ７６４から来
る。

又ケーブル１２０はｙシフトレジスタ１０２のｙ（ｎ）
段７６８への入カケープルである。

第１０Ｆ図でＭＢ−１３パルスはＯＲ回路３５６を経て
ワイヤ３９０に行く。

ワイヤ３９０はケーブル３０８をケーブル１４０にゲー
トするために第１０Ｅ図のゲート６４４に接続される。

ケーブル３０８は第１０Ｄ図のレジスタ２０４からｎ＋
１値の下位６ビツトを伝え、ケーブル１４０はＲＡＭ１
０８のＭＡＲ１８８への入力を伝える。

第１０Ｆ図でＭＢ−１パルスはＯＲ回路３６２を経由し
てワイヤ３９６に行く。

ワイヤ３９６のパルスは第１０Ａ図のＲＡＭ１０８に読
取りコマンドを与えるために使用される。

第１０Ｅ図でＭＢ−１５パルスはケーブル１６０をケー
ブル４３２にゲートするためにゲート７０６に加えられ
る。

ケーブル１６０はＲＡＭ１０８のＭＤＲ１９０の左側の
フィールドから来る。

ケーブル４３２はＸシフトレジスタ１０４のｘ（ｎ−Ｍ
＋１）段への入カケープルである。

第１０Ｆ図でＭＢ−１６パルスはＯＲ回路３６６を経由
してワイヤ４００に行く。

ワイヤ４００はケーブル３３０をケーブル１４０にゲー
トするためにゲート６５０に接続される。

ケーブル３３０は第１０Ｄ図の計数器１２８からｎ値の
下位６ビツトを伝える。

ケーブル１４０はＲＡＭ１０８のＭＡＲ１８８への入カ
ケープルである。

第１０Ｆ図でＭＢ −１７パルスはＯＲ回路３６２を経
由してワイヤ３９６へ行く。

ワイヤ３９６の信号はＲＡＭ１０８へ読取りコマンドを
与える。

第１０Ｆ図でＭＢ −１８パルスはＯＲ回路３５８を経
由してワイヤ３９２に行く、ワイヤ３９２は第１０Ｅ図
で、ＲＡＭ１０８のＭＤＲ１９０から来るケーブル１６
２−〜１７６を第１０Ｂ図のＲＯＭアドレス論理ユニッ
ト１１４に行くケーブル３１０〜２９０にゲートするた
めにゲート６４６に与えられる。

第１６Ｆ図でＭＢ−１９パルスはＯＲ回路３６８を経由
してワイヤ４０２に至る。

ワイヤ４０２の信号は第１０Ａ図でＲＯＭ１１０へ読取
りコマンドを与えるであろう。

第１０Ｅ図でＭＢ−２０パルスはターン’＃１８２をケ
ーブル４３４にゲートするためにゲート７０８に加えら
れる。

ケーブル１８２は第１０Ａ図のＲＯＭＩ １０のＭＤＲ
２２８の尤度フィールドから来る。

ケーブル４３４は第１０Ｂ図の減数レジスタ２７０への
入カケープルである。

第１０Ｅ図でＭＢ−２０パルスはケーブル３２４をケー
ブル４３６にゲートするためにゲート７２２に加えられ
る。

ケーブル３２４は第１０Ａ図のＬシフトレジスタ１１２
のＬｎ段２３２から来る。

ケーブル４３６は第１０Ｂ図の被減数レジスタ２６８へ
の入カケープルである。

第１０Ｅ図でＭＢ−２１パルスはケーブル４３８をケー
ブル１９２にゲートするためにゲート７１０に加えられ
る。

ケーブル４３８は第１０Ｂ図のレジスタ２７４中の減算
器２７２の出力から来る。

ケーブル１９２は第１０Ａ図のＬシフトレジスタ１１２
のＬ 段１３２への入カケープルであｎ−す る。

前進マイクロプログラムＭＦ−２０％ＭＦ−２１の期間
中、Ｌ 段１３２はゲート３３８、ｎ−ル ジスタ３４１及びゲート３４４を経由してＬデータを受
は取ることに注意されたい。

第１０Ｄ図でＭＢ−２１パルスは「スイッチＬＦＪフリ
ップフロップ２４２を「０」状態にリセットするために
使用される。

第１０Ｆ図でＭＢ−２１パルスはＯＲ回路３６４を経て
ワイヤ３９８に至る。

ワイヤ３９８は第１０Ｅ図に伸び、そこでケーブル５２
０をケーブル５２２にゲートするためにゲート６４８に
与えられる。

ケーブル５２０は第１０Ｄ図のレジスタ２０４からｎ
＋ １値を伝え、ケーブル５２２は第１０Ｃ図のアドレ
ス計算器１１６への入力を与える。

ＭＢ−２２パルスは第１０Ｃ図のゲ゛−１７４０に加え
られる。

ｎｉがＬフレームに等しいかもしくはそれよりも大きけ
ればワイヤ４９４にパルスが発生する。

もしそうでなければワイヤ４９６にパルスが発生する。

ワイヤ４９６のパルスは第１０Ｈ図でシングル・ショッ
ト回路６３２をターン・オンする。

ワイヤ４９４のパルスは第１０Ｇ図でシングル・ショッ
ト回路６３０をターン・オンする。

第ＴＯＤ図でＭＢ −２３パルスは拡張最大レジスタ３
４６を全てＯにリセットするために使われる。

拡張最大レジスタ３４６は比較器３４８によってレジス
タ３４９中の拡張値と比較される。

ＭＢ −２４パルスは第１０Ｄ図で拡張最大レジスタ３
４６を全て１にセットするために使用される。

第１０Ｈ図でシングル・ショット回路６３２がターン・
オフする時、パルスがパルス発生器６３６をターン・オ
ンするためにＯＲ回路６３４を経て送られる。

パルス発生器６３６はシングル・ショット回路６３０（
第１０Ｇ図の右下）がターン・オフする時にもスタート
し得る。

というのはそれはＯＲ回路６３４を経てパルス発生器６
３６をスタートさせるパルスも供給するからである。

第１０Ｆ図でＭＢ−２５パルスはＯＲ回路３５６を経て
ワイヤ３９０に行く。

ワイヤ３９０は第１０Ｅ図に至り、そこでケーブル３０
８をケーブル１４０にゲートするためにゲート６４４に
パルスを加える。

ケーブル３０８は第１０Ｄ図のレジスタ２０４からｎ
＋ １値の下位６ビツトを伝え、ケーブル１４０はＲＡ
Ｍ１０８のＭＡＲ１８８へ入力を与える。

第１０Ｆ図でＭＢ−２６パルスはＯＲ回路３６２を経て
ワイヤ３９６に行く。

ワイヤ３９６の信号はＲＡＭ１０８に読取りコマンドを
与える。

第１０Ｅ図でＭＢ −２７パルスはケーブル１６２をケ
ーブル４４０ヘゲートするためにゲート７１２に加えら
れる。

ケーブル１６２はＲＡＭ１０８のＭＤＲ１９０の拡張値
フィールドを伝え、ケーブル４４０は第１０Ｄ図の拡張
値レジスタ３４９へ入力を与える。

第１０Ｄ図でＭＢ−２８パルスはゲート７５２に加えら
れる。

もし拡張値が拡張最大値よりも小さければパルスはゲー
ト７５２を経てワイヤ４６６上に現われる。

もしそうでなければパルスはワイヤ４６８上に現われる
。

ワイヤ４６８は第１０Ｇ図に至り、その上のパルスはＯ
Ｒ回路５６８を通過してシングル・ショット回路５７０
をターン・オンする。

このようにして復号器制御マイクロプログラムに関連し
て上述した復号器制御クロックに分岐する。

ワイヤ４６６上のパルスは第１０Ｈ図でパルス発生器６
３８を始動させるために使われる。

第１０Ｄ図でＭＢ−２９パルスは拡張値レジスタ３４９
を増訂数するために使用される。

第１０Ｆ図でＭＢ−２９パルスはＯＲ回路３８０を経て
ワイヤ４１４に行く。

ワイヤ４１４上のノタルスは第１０Ｄ図で「スイッチＬ
Ｆ」フリップフロップ２４２を「１」状態にセットする
ために使われる。

第１０Ｅ図でＭＢ−３０パルスはケーブル４４２をケー
ブル１４４にゲートするためにゲート７１４に加えられ
る。

ケーブル４４２は第１０Ｄ図の拡張値レジスタ３４９か
ら来る。

ケーブル１４４は第１０Ａ図のＲＡＭ１０８のＭＤＲ１
９０への入カケープルである。

第１０Ｆ図でＭＢ−３１パルスはＯＲ回路３６０を経て
ワイヤ３９４に行く。

ワイヤ３９４は第１０Ａ図に至り、そのパルスはＲＡＭ
１０８へ書込みコマンドを与えるために使われる。

第１０Ｆ図でＭＢ−３２パルスはＯＲ回路３６２を経て
ワイヤ３９６に至る。

ワイヤ３９６上のパルスはＲＡＭ１０８に読取りコマン
ドを与える。

第１０Ｆ図でＭＢ−３３パルスはＯＲ回路３５８を経て
ワイヤ３９２に至る。

ワイヤ３９２は第１０Ｅ図に至り、そこでＲＡＭ１０Ｂ
のＭＤＲ１９０から来るケーブル１６２〜１７６をＲＯ
Ｍアドレス論理ユニット１１４に行くケーブル３１０〜
２９０ヘゲートするためにゲート６４６に接続される。

第１０Ｆ図でＭＢ−３４パルスはＯＲ回路３６８を経て
ワイヤ４０２に至り、ワイヤ４０２上のパルスはＲＯＭ
１１０へ読取りコマンドを与えるために使われる。

第１０Ｅ図でＭＢ−３５パルスはケーブル３２４をケー
ブル３２０にゲートするためにゲート７１８に与えられ
る。

ケーブル１８２は第１０Ａ図のＲＯＭ１１０のＭＤＲ２
２８の尤度フィールドから来る。

ケーブル３１８は第１０Ｂ図の被加数レジスタ２３０へ
の入力を与える。

第１０Ｅ図でＭＢ−３５パルスはターン’＃３２４をケ
ーブル３２０ヘゲートするためにゲート７１８に与えら
れる。

ケーブル３２４は第１０Ａ図のＬシフトレジスタ１１２
のＬｎｎ全２３２ら来る。

又ケーブル３２０は第１０Ｂ図の加数レジスタ２３４へ
の入カケープルである。

第１０Ｅ図でＭＢ−３６パルスはケーブル３２２をケー
ブル１９４にゲートするためにゲート７２０に加えられ
る。

ケーブル３２２は第１０Ｂ図の加算器２３８の和レジス
タ２３６から来る。

ケーブル１９４は第１０Ａ図のＬシフートレジ、スタ１
１２のＬｎ＋１段２４０への入カケープルである。

第１０Ｈ図で、パルス発生器６３８がターン・オフする
時、発生したパルスは信号線６４１に沿って図面の上方
に伝わり第１０Ｇ図の左上近くでＯＲ回路５６８を通過
しシングル・ショット回路５７０をターン・オンする。

このようにしてマイクロプログラムは復号器制御クロッ
クに戻る。

後退マイクロプログラムの要約を以下に述べる。

後退（ＭＢ） ＭＢ−Ｏｎ計数器１２８（ケーブル３３２）をアドレス
計算器１１６（ケーブル５２２）にゲートする。

ＯＲ回路３５４及びワイヤ３８８を使用する。

→ＭＢ−１ ＭＢ−１ｎ１＝０か？もし「０」ならば復号器は後退で
きない。

肯定→アラームをセットする。

線４８６上のノぐルス 否定→ＭＢ−２線４８８上のパルス ＭＢ−２ｎを１減計数する。

（ｎ＋１）が自動的に追従する。

→ＭＢ−３ ＭＢ−３ｘ、ｙ及びＬレジスタ１０４，１０２及び１１
２に左シフト１パルスを加える。

→ＭＢ−４ ＭＢ−４ｘ、ｙ及びＬレジスタ１０４，１０２及び１１
２を左シフト２パルスを加える。

→ＭＢ−５ ＭＢ−５ｎ計数器（ケーブル３３２）をアドレス計算器
１１６（ケーブル５２２）ヘゲートする。

ＯＲ回路３５４及びワイヤ３８８（遅延を経由して）を
使用する。

→ＭＢ−６ ＭＢ−６ディンタリーバ・アドレス（ケーブル３３４）
をディンタリーバ３０のＭＡＲ７６０（ケーブル３３６
）ヘゲートする。

ＯＲ回路３５０及びワイヤ３８４を使用する。

→ＭＢ−７ ＭＢ−７ディンタリーバ３０を読取る。

ＯＲ回路３５２及びワイヤ３８６を使用する。

→ＭＢ−８ ＭＢ−８アドレス計算器１１６をテストする。

ｎｉ乏Ｌフレームか？ 肯定→ＭＢ−９（遅延を経て）４９０ 否定→ＭＢ−１２（遅延を経て）４９２ ＭＢ−９この分枝において、フレームのテイルにおいて
情報ビット部がｏｏｏｏに等しいので復号器は適当なパ
リティ・ビットを得るだけである。

ディンタリーバ３０のＭＤＲ７６４（ケーブル１０６）
をパリティ・ビット調整レジスタ（ケーブル３４０）ヘ
ゲートする。

出力バリティ・レジスタ３１５をｏｏｏｏ。

にリセットする。

ＯＲ回路５３０及びワイヤ５３２を使用する。

→ＭＢ−１０ ＭＢ−１Ｏｎ位置レジスタ３２６上のデコーダを出力バ
リティ・レジスタ３１５中の出力バリティ・ビットにセ
ットする。

ＯＲ回路４２４及びワイヤ４２６を使用する。

→ＭＢ−１１ ＭＢ−１１出力パリテイイ直レジスタ３１５（ケーブル
４２２）をｙシフトレジスタ１０２のｙ （ｎ）段７６
８（ケーブル１２０）にゲートする。

ＯＲ回路４２８及びワイヤ４３０を使用する。

→ＭＢ−１２ ＭＢ−１２デインタリーバのＭＤＲ７６４（ケーブル１
０６）をｙシフトレジスタ１０２のｙ（ｎ）段７６８（
ケーブル１２０）にゲートする。

→ＭＢ−１３ ＭＢ−１３ｎ＋ルジスタ２０４の下位６ビツト（ケーブ
ル３０８）をＲＡＭ１０８のＭＡＲ１８８（ケーブル１
４０）にゲートする。

ＯＲ回路３５６及びワイヤ３９０を使用する。

→ＭＢ−１４ ＭＢ−１４ＰＡＭ１０８を読取る。

ＯＲ回路３６２及びワイヤ３９６を使用する。

→ＭＢ−１５ ＭＢ −１５ＲＡＭ１０８のＭＤＲ１９０の左側フィー
ルド（ケーブル１６０）をＸシフトレジスタ１０４のｘ
（ｎ −Ｍ＋ １ ）段７８８（ケーブル４３２）ヘ
ゲートする。

→ＭＢ−１６ ＭＢ−１６ｎ計数器１２８の下位６ビツト（ケーブル３
３０）をＲＡＭ１０８のＭＡＲ１８８（ケーブル１４０
）ヘゲートする。

ＯＲ回路３６６及びワイヤ４００を使用する。

→ＭＢ−１７ ＭＢ −１７ＲＡＭ１０８を読取る。

ＯＲ回路３６２及びワイヤ３９６を使用する。

→ＭＢ−１８ ＭＢ −１８ＲＡＭＩ ０８のＭＡＲ１９０のケープ＃
１６２〜１７ｓをＲＯＭアドレス論理ユニット１１４の
ケーブル３１０〜２９０にゲートする。

ＯＲ回路３５８及びワイヤ３９２を使用する。

→ＭＢ−１９ ＭＢ−１９ＲＯＭ１１０を読取る。

ＯＲ回路３６８及びワイヤ４０２を使用する。

→ＭＢ−２０ ＭＢ−２０ＲＯＭ１１０のＭＤＲ２２８の尤度フィール
ド（ケーブル１８２）を減数レジスタ２７０（ケーブル
４３４）にゲートする。

Ｌシフトレジスタ１１２Ｌ、段２３２（ケーブル３２４
）を被減数レジスタ２６８（ケーブル４３６）ヘゲート
する。

→ＭＢ−２１ ＭＢ−２１減算結果２７２（ケーブル４３８）をＬシフ
トレジスタ１１２のＬｎ−１段１３２（ケーブル１９２
）にゲートする。

「スイッチＦｊ２４２をＯにリセットする。

ｎ＋１（ケーブル５２０）をアドレス計算器１１６（ケ
ーブル５２２）ヘゲートする。

ＯＲ回路３６４及びワイヤ３９８を使用する。

→ＭＢ−２２ ＭＢ−２２アドレス計算器１１６をテストする。

ｎｘ乏Ｌフレームか？ 肯定→ＭＢ→２３ 線４９４上のパルス 否定→ＭＢ→２４ 線４９６上のパルス ＭＢ−２３「拡張最大」レジスタ３４６を００００にリ
セットする。

→ＭＢ−２４ ＭＢ−２４「拡張最大」レジスタ３４６を１１１１にセ
ットする。

→ＭＢ−２５ ＭＢ−２５ｎ＋ルジスタ２０４の下位６ビツト（ケーブ
ル３０８）をＲＡＭ１０８のＭＡＲ１８８（ケーブル１
４０）にゲートする。

ＯＲ回路３５６及びワイヤ３９０を使用する。

→ＭＢ−２６ ＭＢ−２６ＲＡＭ１０８を読取る。

ＯＲ回路３６２及びワイヤ３９６を使用する。

→ＭＢ −２７ ＭＢ−２７ＲＡＭ１０８のＭＤＲ１９０の「拡張値」（
ケーブル１６２）を「拡張値」レジスタ３４９（ケーブ
ル４４０）にゲートする。

→ＭＢ−２８ 比較器３４８は「拡張値」レジスタ３４９及び「拡張最
大」レジスタ３４６の両方に接続されていることに注意
されたい。

ＭＢ−２８ｒ拡張値」は「拡張最大」よりも小さいか？ 肯定→ＭＢ −２９線４６６上のパルス 否定→ＤＣ−１線４６８上のパルス ＭＢ−２９拡張値を増加させる。

「スイッチＬＦＪＦＦ２４２を１にセットする。

ＯＲ回路３８０及びワイヤ４１４を使用する。

→ＭＢ−３０ ＭＢ−３０新しい拡張値（ケーブル４４２）をＲＡＭ１
０８のＭＤＲ１９０の入カケープル１４４にゲートする
。

→ＭＢ−３１ ＭＢ −３１ＲＡＭＩ Ｏ８に書込む。

ＯＲ回路３６０及びワイヤ３９４を使用する。

→ＭＢ−３２ ＭＢ−３２ＲＡＭ１０８を読取る ＯＲ回路３６２及びワイヤ３９６を使用する。

→ＭＢ−３３ ＭＢ−３３ＲＡＭＩ ０８のＭＤＲ１９０のケーブル１
６２〜１７６をＲＯＭアドレス論理ユニット１１４のケ
ーブル３１０〜２９０にゲートする。

ＯＲ回路３５８及びワイヤ３９２を使用する。

→ＭＢ−３４ ＭＢ −３４ＲＯＭＩ １０を読取る。

ＯＲ回路３６８及びワイヤ４０２を使用する。

→ＭＢ３５ ＭＢ−３５ＲＯＭＩ １０のＭＤＲ２２８の「尤度」フ
ィールド（ケーブル１８２）を加算器２３８の被加数レ
ジスタ２３０（ケーブル３１８）にゲ゛−卜する。

Ｌシフトレジスタ１１２のＬｎ段２３２（ケーブル３２
４）を加算器２３８の加数レジスタ２３４（ケーブル３
２０）ヘゲートする。

→ＭＢ−３６ ＭＢ−３６加算器２３８の和レジスタ２３６（ケーブル
３２２）をＬシフトレジスタ１１２のＬｎ＋１段２４０
（ケーブル１９４）にゲートする。

→ＤＣ−１

【図面の簡単な説明】

第１図は雑音を有するデータ伝送線又はデータ記憶チャ
ネルで誤り訂正を行なうための装置の全体的ブ爾ツク図
、第２図は通常の速度４１５の組織的たたみ込み符号の
符号器を示す図、第３図は本発明の装置で用い得る通常
のインクリーバを示す図、第４図は本発明を説明する、
遂次復号器の詳細なブロック図、第５図はディンタリー
バ中の１つの一般的な情報配列を示す図、第６図及び第
７図は受は取ったテークのサブブロック上の前進もしく
は後退移動を決定するための復号器制御及びその探索動
作を示す図、第８図はバースト・トラッカ及び標識装置
並びにディンタリーバ及び復号すれたデータのバッファ
の両者との相互接続を示す図、第９図は第１０Ａ１図乃
至第１０Ｈ２図のレイアウトを示す図、第１０図は第１
ＯＡ１図乃至第１０Ｈ２図の配列を示す図、第１０Ａ１
図乃至第１０Ｈ２図は本発明の遂次復号器の詳細な回路
図、第１１図はディンタリーバの詳細な図、第１２図は
ｙシフトレジスタの詳細な図、第１３図は第１３Ａ図及
び第１３Ｂ図の配列を示す図、第１３Ａ図及び第１３Ｂ
図はＸシフトレジスタの詳細な図、第１４図はＲＡＭの
詳細な図、第１５図はＲＯＭの詳細な図、第１６図はＬ
シフトレジスタの詳細な図、第１７図は第１７Ａ図及び
第１７Ｂ図の配列を示す図、第１７Ａ図及び第１７Ｂ図
はパリティ・ビット論理ユニットの詳細な図、第１８図
は第１８Ａ図及び第１８Ｂ図の配列を示す図、第１８Ａ
図及び第１８Ｂ図はＲＯＭアドレス論理及び更新論理ユ
ニットの詳細な図、第１９図は尾部記憶装置の詳細な図
、第２０図は復号器制御の動作を示す工程図、第２１図
は第２１Ａ図乃至第２１Ｄ図の配列を示す図、第２１Ａ
図乃至第２１Ｄ図はアドレス引算器及び比較ユニットの
詳細な図である。

Claims (1)

1. 【特許請求の範囲】 １ たたみ込み符号化データを使用するバースト及びラ
   ンダム雑音チャネル上での誤り訂正のための逐次復号器
   であって、 データ・チャネルからの上記たたみ込み符号化データを
   所定の順序に多重化解除するためのディンタリーバ装置
   と、 たたみ込み符号の木における経路の現在の仮定が正しい
   かどうかを表示するシンドローム・ビットを、現在管は
   取ったデータのサブブロックと与えられた数の以前のサ
   ブブロックとの組合せから計算するためのシンドローム
   ・ビット発生装置と、バースト誤りをトラッキングし、
   チャネルにおけるバースト誤りの存在を表示するバース
   ト標識ビットを導出するための装置と、 データ・チャネルに関する既知の誤り統計、ランダム誤
   り及びバースト誤りの確率の統計、バー−スト中の誤り
   の厳しさ、並びに平均バースト持続時間から導き出され
   た誤り尤度値及び誤りパターン値の表を記憶するための
   記憶装置と、受は取ったサブブロック・データを変更す
   るための誤りパターンを決定し且つ総計尤度値を更新す
   るために使われる尤度値及び誤りパターンを得るために
   、上記シンドローム・ビット及び上記バースト標識ビッ
   トを使用して上記誤り尤度値及び誤りパターン値の表の
   表ア・ドレスを計算するための計算装置とを含む逐次復
   号器。 ２ 上記バースト誤りをトラッキングしバースト誤り標
   識ビットを導出する装置が、ディンタリ−バ中の受信ビ
   ットと復号されたデータ・ビットとを比較し、比較結果
   によりバースト標識ビット値を導出する手段より成る特
   許請求の範囲第１項の記載の逐次復号器。 ３ 上記計算装置が、シンドローム・ビット及びバース
   ト標識ビットの組合せに基づいて誤り尤度値及び誤りパ
   ターン値のどの表を使用するかを選択する手段と、上記
   復号器の現在の動作に基づいて上記選択された表から特
   定の誤りパターン及び尤度値を選択する手段を含む特許
   請求の範囲第１項記載の逐次復号器。 ４ 上記記憶装置が、シンドローム・ビット及びバース
   ト標識ビットの与えられた組合せに関して、尤度値の減
   少する順序に配列された誤りパターンの表を含むような
   特許請求の範囲第１項記載の逐次復号器。 ５ 上記ディンタリーバ装置が、多重化解除された後の
   受信データを記憶するためのバッファを含み、上記バッ
   ファがバースト標識ビットの初期値を計算するために使
   用されるビットを記憶するためのプリアンプル部を含む
   ような特許請求の範囲第１項記載の逐次復号器。