JP2551027B2 - 逐次復号方法及び装置 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、受信データ系列に対して最も確からしいと
思われる枝を順次選択しながら復号を行う逐次復号方式
及びその装置に関するものである。

（従来の技術） 誤り訂正符号を用いて受信側で自動的に誤りを訂正す
るFEC方式（Forward Error Correction）の符号化方法
の代表例としてはたたみ込み符号化方式が挙げられる。

このたたみ込み符号を用いて復号化する方法のひとつ
として、トレリスを用いて復号する最尤復号法がある。
最尤復号法は理論的に最もビット誤り率を低減させる事
が可能な復号法であるが符号の拘束長とともに指数関数
的に装置構成が複雑となるため、最尤復号法を近似する
逐次復号方式が近年注目を浴びている。

第１図はスタックアルゴリズムを用いた従来の逐次復
号方式の概念図であり、１は復調器（図示せず）により
硬判定または軟判定復調された受信データに通常数千ビ
ット程度の遅延を与えるだめのメモリ容量を有し、後述
するアルゴリズム制御部６からの制御信号によって受信
データ系列を取り出せるFIFO型の入／出力バッファメモ
リ部、２は入／出力バッファメモリ部１からのデータと
後述するアルゴリズム制御部６からの枝選択信号とから
次に選択すべき枝を作り出す枝選択部、３はすでにセッ
トされているシフトレジスタ状態のσと枝選択部２から
の枝情報に基づいて新たな再符号化系列並びに新たなシ
フトレジスタ状態のσ′を作り出す再符号化（シフトレ
ジスタ）部、４は探索の対象となる木構造上のノード情
報（パスメトリック値Γ、シフトレジスタ状態σ、入／
出力バッファメモリ部１中のノード位置ｄ、過去に選ん
だ枝情報、木構造上でどの位置にいるかを示すポインタ
等）を格納する大容量メモリであるスタックメモリ部、
５は入／出力バッファメモリ部１から読み出された受信
系列と再符号化系列との比較によって枝メトリックγを
計算するメトリック演算部、６はスタックメモリ部４を
検索して現在格納されているノードの中から最もパスメ
トリック値γの高い（尤度の高い）ノードを選び出して
そのノード情報を記憶しておくと共に、入／出力バッフ
ァメモリ部１から、このノードから伸びる枝に対応する
受信データ系列を取り出した後、選択すべき枝を決定し
て枝選択部２へ送り、これによってメトリック演算部５
からの枝メトリックγを得ると新たに生み出されたノー
ドのパスメトリックΓ′（＝Γ＋γ）を計算してスタッ
クメモリ部４へ転送するアルゴリズム制御部である。

次に動作について説明する。

（１）たたみ込み組織符号器によって符号化されている
受信データを復調器によって復調されてビット同期が取
れている情報ビットとパリティビットとの受信データ系
列は順次入／出力バッファメモリ部１（以下、「バッフ
ァメモリ部１」と略す）に蓄積される。

（２）蓄積された受信データ系列は、アルゴリズム制御
部６（以下、「制御部６」と略す）からのノード位置ｄ
に基づく位置制御信号により読み出されて枝選択部２及
びメトリーク演算部５へ送られる。

（３）枝選択部２は制御部６からの枝選択信号とバッフ
ァメモリ部１からの一枝を構成する受信データ系列（最
上位ビット）との信号により次に選択すべき枝を作り出
し再符号化３へ転送する。

（４）再符号化（シフトレジスタ）部３では、制御部６
からの命令によってスタックメモリ部４から取り出され
た最尤ノードのシフトレジスタ状態σがセットされた
後、枝選択部２からの枝情報が入力されて再符号化系列
が作成されメトリック演算部５へ送られる。この時、新
たに生み出されたシフトレジスタ状態σ′はスタックメ
モリ部４へ送られる。

（５）メトリック演算部５はバッファメモリ部１から読
み出された受信データ系列と上述の再符号化系列との比
較によって枝メトリックγを計算して制御部６へ送る。

（６）制御部６は今まで記憶していた最尤ノードを持つ
パスメトリック値Γと新たな枝メトリックγとから最新
のパスメトリック値Γ′（＝Γ＋γ）をはじめとする新
たに生み出されたノードの諸属性を計算し、スタックメ
モリ部４へ転送する。

（７）最後にスタックメモリ部４に格納されているノー
ドの中から最も古くに格納されているノードが取り出さ
れ、これにより決定される復号データビットがバッファ
メモリ部１へ送られてバッファメモリ部１の内容を更新
すると共に、バッファメモリ部１の末端に格納されてい
る復号データを出力させる。その際、探索の対象から外
れたハス上のノードがスタックメモリ部４から削除され
る。

以上のような処理工程を繰り返すことにより受信デー
タ系列を順次誤り訂正しながら復号して行くものであ
る。

第２図は従来の再符号化部３の具体的回路構成であ
り、符号化率k/n（但しｋ＜ｎ）が2/3の場合におけるた
たみ込み組織再符号器の構成を示したものである。

図のように、４個のシフトレジスタSRと、排他的論理
和回路EOが接続されており、２ビットの情報ビット
（x₀,x₁）が入力されると、これに対応するy₀,y₁と共に
パリティビットＰに相当するy₂付与されて３ビットの再
符号化系列（y₀,y₁,y₂）が得られる。次に、得られた再
符号化系列（y₀,y₁,y₂）と受信データとの間で尤度計算
が行われる。この場合、第３図に示すように各状態（ノ
ード）から派生する枝の数は2²＝４本存在する。また組
織符号を用いているので受信系列／再符号化系列は情報
ビット（Ｉ）とパリティビット（Ｐ）に分離でき、
（I₀,I₁P）とも記載できる。

（発明が解決しようとする問題点） このように従来の方法では、最尤パス選択のための尤
度計算が各ノードから派生する2^k本の枝に対して行なわ
なければならず、符号化率（k/n）が高くなるに従って
指数関数的に探索枝数が増大してしまい、復号が複雑に
なるという問題があった。

本発明は上述した従来技術の問題点に鑑みなされたも
ので、符号化率（k/n）に関係なく低符号化率で復号が
行なえる逐次復号方式およびその装置を提供することを
目的とする。

（問題点を解決するための手段） 本発明の特徴は、任意の符号化率で符号化されたたた
み込み組織符号を予め定められたパターンによりダミー
ビットを挿入しある固定されたタップを有する復号レジ
スタ部（以下、「時不変復号レジスタ部」と称す）によ
って復号を行うか、または各探索木の状態に応じて時間
的にタップの位置が変化する復号レジスタ部（以下、
「時変復号レジスタ部」と称す）によって復号すること
にある。

（発明の原理及び構成） 第４図は本発明の原理を説明するための時不変復号レ
ジスタ部（再符号化部）30の概略図である。

但し、ここで用いる符号は符号化率k/n（ｋ＜ｎ）の
一般的なたたみ込み組織符号とし、その入力系列をx₁
⁽¹⁾,x₁ ⁽²⁾,…,x₁ ^(k)、x₂ ⁽¹⁾,x₂ ⁽²⁾,…,x₂ ^(k)、‥‥とし
出力系列をy₁ ⁽¹⁾,y₁ ⁽²⁾,…,y₁ ⁽ⁿ⁾、y₂ ⁽¹⁾,…,y₂ ⁽ⁿ⁾……
としたときの入出力関係が ここで、組織符号器であるという条件よりｉ≦ｋなると
き、ｌ＝0,i＝ｊを満たすものについてはｇ_j,i（ｌ）≡
１、それ以外はｇ_j,i（ｌ）≡０で表わされるものとす
る。（Ｌは一般的にｋ入力−ｎ出力としたときの直列構
成をとらないシフトレジスタのステージ数） 図において、シフトレジスタ部32はkL段のシフトレジ
スタSR₁,SR₂……,SB_mから構成され、直列構成をとる。
その左端は常にシフトレジスタ部32の出力端子34と接続
されており、入力端子33より入力された情報ビットに対
応する成分がそのまま現われるようになっている。EO₁,
EO₂,…,EO_iはｉ＞ｋなるときのΣΣｇ_j,i（ｌ）で示さ
れるたたみ込み出力y_t ⁽ⁱ⁾を得るための排他的論理和回
路を表わしている。すなわち、kL段存在するシフトレジ
スタSRの論理結線は左端（SR₁）より生成多項式である
ｇ_k,i（０）,g_ｋ−1,i（０），…,g_1,i（０）,g
_k,i（１），…，…,g_k,i（Ｌ−１），…,g_1,i（Ｌ−
１）に対応している（但しｉ＞ｋ）。

次に本発明による時不変復号レジスタ部30の動作につ
いて説明する。

シフトレジスタ部32には予め右端（SR_m）より情報
系列x_t-M ⁽¹⁾,x_t-M ⁽²⁾,…,x_t-M ^(k),x_t-(M-1) ⁽¹⁾,…,x
_t-(M-1）^(k),x_t-1 ⁽¹⁾,…,x_t-1 ^(k)がセットされているも
のとする。このとき入力端子33よりx_t ⁽¹⁾,x_t ⁽²⁾,…,x_t
^(k)の情報系列が順次にシフトレジスタ入力制御回路31
を通じて入力されると、出力端子34からは入力端子33か
らの入力情報系列と同一のx_t ⁽¹⁾,x_t ⁽²⁾,…,x_t ^(k)が順に
現われ、同時にシフトレジスタ部32右端よりx_t-M ⁽¹⁾,x
_t-M ⁽²⁾,…,x_t-M ^(k)が押し出される。スイッチSW₀は初期
状態としてスイッチ端子SW₁側にセットされているが、
はじめのｋ−１タイムスロット間は（１）式で示される
ｇ_j,i（ｌ）とx_t-l ^(j)の時間が合致せず、排他的論理和
回路ERを通じて得られる出力ｙはランダムな値となる。
従って、この区間で得られる情報ビット出力端子34及び
パリティビット出力端子35の情報ビットならびにパリテ
ィビットから構成される。再符号化系列36については情
報ビットのみが意味を持っている。

ｋタイムスロットが経過した時点でシフトレジスタ
部32には右端より情報系列x_t-(M-1) ⁽¹⁾,…,x_tM-1 ^(k),
…,x_t ⁽¹⁾,…,x_t ^(k)がセットされており、排他的論理和
回路ERを通じて得られる出力は（１）式よりy_t ^(k-1)と
なる。従って、タイムスロットｋでは情報ビット及びパ
リティビットが共に意味を持つ値となる。

タイムスロットｋ＋１〜ｎ−１までの区間はシフト
レジスタ入力制御回31の働きにより、入力端子33からの
新規入力およびレジスタシフトは禁止され、代わってス
イッチSW₀がスイッチ端子SW₁からスイッチ端子SW₂,…,S
W₁と切り換えられて出力される。これによって、排他的
論理和回路ER₁,ER₂,…,ER_iからの出力は（１）式よりy_t
^(k+2),y_t ^(k+3),…,y_t ⁽ⁿ⁾となる。従って、この区間では
パリティビットのみが意味を持つ。

従って、受信側において、順次受信されるｎビットの
データ系列のうち、情報ビットをI_t ⁽¹⁾,I_t ⁽²⁾,…,
I_t ^(k)、パリティビットをP_t ^(k+1),…,P_t ⁽ⁿ⁾とするなら
ばＤを尤度計算の対象としない任意のダミービットとし
て なるｎ−１タイムスロットのダミービットが挿入された
系列を作り出し、これと時不変復号レジスタ部30の動作
によって生じたｎ−１タイムスロットの再符号化系列36
との間の尤度を各タイムスロットに一枝を割り当てて計
算し、珍事復号を行えば任意のk/nなる符号化率を有す
るたたみ込み組織符号の復号が等価的に符号化率1/2の
たたみ込み組織符号の復号と同様に行うことができる。

例えば、Ｒ＝3/5のたたみ組織符号を考え、その生成
多項式を y_t ⁽¹⁾＝x_t ⁽¹⁾ y_t ⁽²⁾＝x_t ⁽²⁾ y_t ⁽³⁾＝x_t ⁽³⁾ y_t ⁽⁴⁾＝x_t ⁽³⁾x_t ⁽¹⁾x_t-1 ⁽¹⁾ y_t ⁽⁵⁾＝x_t ⁽²⁾x_t-1 ⁽²⁾ （は排他的論理和を表わす）とするとその時不変復号
レジスタ部30の構成は第５図（ａ）のように６個のシフ
トレジスタSRと図に示す如く結線された２個の排他的論
理和回路ERとこれを切替えるためのSW₀,SW₁及びSW₂から
なり、これによって表現される１タイムスロットの検索
木は第５図（ｂ）の如くに４レベルの枝で表わされる。
但し、第４レベルの枝においては、情報ビットがダミー
ビット（Ｚ）で示されるため、ひとつのノードから１本
の枝しか出ない。このように、本発明は任意の符号化率
に対しても等価的に1/2の符号化率と同等に処理でき
る。

なお、上述の説明では任意の符号化率を等価的に1/2
の符号化率で復号する場合について述べたが、符号化率
1/2に限定されることなく、例えばパリティビットを全
て一枝の中に含ませて尤度計算を行うなどの低符号化率
符号とみなして復号しても良い。この場合、時不変復号
レジスタ部30の出力は、（I₁,Z,Z,…,Z），（I₂,Z,Z,
…,Z），…，（I_K,P₁,P₂,…,P_n-k）の順にｋ個となり、
等価的に符号化率1/n−（ｋ＋１）の符号とみなして復
号していることになる。

以上のように、本発明は予め定められたパターンによ
って定まる位置のビットにダミービットを挿入すること
により低符号化率で逐次復号するものである。

従って、本発明を用いた時に伸ばされる枝は二本もし
くは一本となるので従来の如き探索枝数が指数関数的に
増大することなく簡単に復号できる。

＜実施例＞ 第６図は本発明による第１の実施例であり、スタック
アルゴリズムを用いた逐次復号方式の概念図である。な
お、本実施例では原符号化率（送信側の符号化率）が等
価的に1/2であるように復号する場合を例に取り説明す
る。

第１に軟判定または硬判定された受信データ系列は入
／出力バッファメモリ部10に蓄えられる。アルゴリズム
制御部60は、今試みようとする枝に対応する受信系列を
読み出す命令を入／出力バッファメモリ部10に送り、こ
れを受けて入／出力バッファメモリ部10は読み出しチャ
ネル11より当該枝に対する受信データ系列をメトリック
演算部50に向けて送る。但し、もしも当該枝が情報ビッ
トのみで構成される場合には対応する受信データが送ら
れた後、パターン部80のスイッチ81がSW₂側へ切り換わ
り、ダミーデータ記憶用のダミーデータ保持回路82より
ダミーの受信パリティデータが送られる。一方、当該枝
が情報ビットとパリティビットで構成される場合には、
アルゴリズム制御部60より２度読み出しチャネル11に読
み込み命令が出される。これらの信号はスイッチ81を経
て直／並列変換回路51において直／並列変換された後、
比較器52,53に入る。また、当該枝がパリティビットの
みで構成される場合にはまず、スイッチ81がSW₂側へ切
り換わり、情報ビットに対応するダミーシンボルが送ら
れた後、読み出しチャネル11を通じてパリティ受信ビッ
トが直／並列変換回路51へ転送される。

なお、ダミービットの挿入は送信側の符号化率と前述
した受信側の時不変復号レジスタ部30の符号化率によっ
て一義的に定まる。ダミービットの挿入方法の最も簡単
な例としては、第７図に示すような消去マップを用いて
行うことができる。第７図は符号化率3/4を等価的に1/2
の符号化率で復号を行う場合のマップであり、斜線の個
所にダミービットを挿入すればよい。従って、第７図の
消去マップを用いて受信データを復号する場合、（I₁,
Z），（I₂,Z），（I₃,P）の順となって時不変復号レジ
スタ部30より出力される。

このマップは、予めアルゴリズム制御部60に格納する
かまたはパターン部80に制御回路を設けてそこに格納
し、スイッチ81を制御すれば良い。

一方、直列構成をとる時不変復号レジスタ部30のシフ
トレジスタ部32中には既に今試みようとするノードの状
態がセットされている。もしも、現在探索対象となって
いる枝の情報ビットがダミーである場合には、チャネル
61を通じてシフト禁止パルスがシフトレジスタ制御回路
31へ送られ、この結果シフトレジスタ部32における情報
ビット入力は行われない。それ以外の場合にはアルゴリ
ズム制御部60より枝選択信号が枝選択部20へ送られてシ
フトレジスタ部32に枝情報がセットされる。この後、ス
イッチ38及び39には情報及びパリティビットに対する再
符号化系列が現われ、比較器52,53に送られる。比較器5
2,53では受信データと再符号化系列とを比較することに
より、尤度情報が加算器54に入力され、メトリックテー
ブル55より該当するシンボルメトリック値を読み出して
加算を行いチャネル62を通じてアルゴリズム制御部60へ
枝メトリック値を転送する。但し、ダミービットが挿入
されたビットに対してはメトリック演算は行われず、こ
れに対する尤度は変化しない。

アルゴリズム制御部60はこの枝メトリック値をもとに
伸ばした枝のノード属性を求めてチャネル63よりスタッ
クメモリ部40へ転送する。スタックメモリ部40は、過去
に蓄えたノードの情報より次に試みるノードを選び出
し、このシフトレジスタ状態をシフトレジスタ部32に転
送して再び枝選択動作が繰り返される。

以上の動作を繰り返すことにより入／出力バッファメ
モリ部10の出力から復号データを得ることができる。

本発明は従来の逐次復号装置にパターン部80とメトリ
ック演算部50の一部（S/P回路51、比較器、加算器）の
機能を付加すると共に時不変復号レジスタ部30の構成を
変更することにより、探索木の演算回数を送信側の符号
化率に関係なく低減することができる。

第８図は本発明による逐次復号方式と従来の逐次復号
方式とのシンボルメトリック演算回数の削減率（本発明
／従来との比）を示したものである。

送信側の符号化率をk/（ｋ＋１）とし、情報ｋビット
を全て探索するとした場合、本発明の演算回路は３×2^K
−２回に対し、従来の演算回数は（Ｋ＋１）×2^K回とな
る。例えば、符号化率が2/3の場合、本発明の演算回数
は10回に対し、従来の演算回数は12回となりその比（10
/12）は約0.83で、符号化率が7/8の場合、その比（382/
1024）は約0.37となる。従って、本発明は図からも明ら
かなように高符号化率ほどその効果が顕著になる。

なお、本実施例はスタックアルゴリズムに基づいた逐
次復号器に依ったが、本発明は基本的に全ての逐次復号
アルゴリズムに対して適用可能である。

＜実施例２＞ 第９図（ａ）は本発明による第２の実施例であり、シ
ンドロームを逐次復号方式を用い、かつ符号化率をk/k
＋１とした場合の概略図である。なお、第９図（ｂ）は
比較のために従来のシンドローム形成器の概略図を示
す。

一般に軟判定シンドローム逐次復号のアルゴリズム
は、 『推定伝送路誤り系列 形成シンドローム系列＄との間に なる関係を満足させつつ、 との距離 が最大となるように逐次定められること。』である。こ
こで とはシンドローム生成行列を示しており、 はたたみ込み符号の生成行列であり、^Ｔは転置を表わ
す） によって生成される。また実際の復号器中では再符号器
に代えて、入力シンドロームに対してシンドロームリセ
ットを行うシンドロームリセッターがあって、試行的に を作り出す働きをしている。復号器はこの値を になるようにしつつ対応する尤度計算を行う。

で表わされる組織符号器に対するシンドローム形成器で
あり、その生成行列 で与えられる。

従って、（３）式に対して符号化率が1/2のシンドロ
ーム形成器 を本発明の原理と同一手法によって表わすと、 となり、シンドローム形成器及びシンドロームリセッタ
ー（シンドロームリセット器）は第９図（ａ）の構成と
することができる。

符号器 によって符号化された系列に対し、受信端で分割した探
索枝にパリティビットが存在しないとき、すなわちパリ
ティビット消去部分に“0"を挿入して で作成したシンドローム系列は、枝位相０〜ｋ−２にお
いてはその値が推定できないが、枝位相ｋ−１において
は、誤りが存在しない限り、その値が必ず０になる。そ
こでこの拘束条件の下で、尤度値をみながらシンドロー
ムリセットを行ってゆけば、シンドローム復号が可能と
なる。

第９図（ａ）においてy₀側には情報ビットを伴う枝の
レベル（以下、「枝位相」と称す）０〜ｋ−１を有する
情報ビットが順次入力され、y₁側には枝位相がｋ−１の
枝に対するパリティビットが入力される。この時y₁側に
存在するスイッチがONとなる。またこの時点において、
誤りが生じていないならば、 による形成シンドロームｓ′＝０となる。それ以外では
ｓ′に対する拘束は無い。またパリティビットを伴わな
い枝ｉ（ｉ＝０〜ｋ−２）に対しては、その枝位相の枝
に対するシンドロームがシンドロームリセッター右側に
現れた時に、必要に応じて情報ビットに対するシンドロ
ームリセットを行う。

このように、本発明はシンドローム逐次復号にも適用
できる。

＜実施例３＞ 第10図は本発明による第３の実施例であり、時変タッ
プを有する符号化器（以下、「時変たたみ込み符号器」
と称す）の構成図である。なお、同図は符号化率1/2の
時変たたみ込み符号器の例を示している。同図におい
て、100は時変タップを表わしており、入力のｘの枝位
相に応じて順々にタップが０からｋ−１まで切り換わる
ようになっている。各タップの結線は生成多項式g
₀（Ｄ）からg_k-1（Ｄ） 但し、たたみ込み符号としては、符号化率k/k＋１の組
織符号を仮定している。また、Ｄは１ビットの遅延を表
わす）に対応している。また下部シフトレジスタSRの各
レジスタ直前に存在するセレクタ郡101は、パリティビ
ットを伴わない時は下側、伴う時には上側に切換えられ
る。これによって枝位相ｉを有する情報ビットx_i ^(t)が
入力端ｘより入力された時、x_i ^(t)は出力y₀′にそのま
ま現れると共に、生成多項式g_i（Ｄ）が掛け合わされ、
その結果がシフトレジスタSRに蓄えられる。そうしてx
_k-1 ^(t)が入力されるタイミングに、出力y₁′からパリテ
ィビットが出力される。

従って、本符号器を復号器中の時不変復号レジスタ部
30に適用すれば、実施例１と同様に高符号化率たたみ込
み組織符号が復号できる。しかも再符号器の状態を定め
るのに必要なビット数はμ＋１ビット（但し、μは実現
可能な最小シフトレジスタ段数）で済むので、従来の符
号化器を用いる場合に比べ、スタックアルゴリズムに適
用した場合には、特に符号化率が高い符号に対して大幅
なメモリ節約が可能となる。

＜実施例４＞ 第11図は本発明による第４の実施例であり、符号化率
1/2の時変シンドローム形成器並びに時変シンドローム
リセッターの構成図である。

同図は第９図のシンドローム形成器並びにシンドロー
ムリセッターに実施例３と同様に時変タップ100′及び
セレクタ群101′を付加したもので主な動作は第９図と
同様である。

（発明の効果） 以上のように、本発明はシフトレジスタSRを直列構成
にしてタップが固定されている時不変復号レジスタ部と
ダミービット挿入パターンとを組み合せるかまたは時変
たたみ込み符号化器を用いることにより、任意のk/n
（ｋ＜ｎ）なる高符号化率たたみ込み組織符号化された
データ系列を等価的に符号化率1/2または1/（ｎ−ｋ）
のたたみ込み組織符号に対する探索木を用いて復号する
ため、メトリック演算回数を大幅に低減することができ
る。また、本発明では用いる符号の符号化率に拘わらず
ｋビット情報ビットを推定してゆく順序はアルゴリズム
制御部60の中で自然に選ばれるため、従来の如く符号化
率によって枝を選び出す順序をそれぞれ記憶させておく
必要もなくなる。また、ハードウェアの大幅な変更・追
加せずに符号化率可変の逐次復号器を設計しやすくな
り、その効果は極めて大である。

【図面の簡単な説明】

第１図は従来のスタックアルゴリズムを用いた逐次復号
方式の概略図、第２図は従来の再符号化部の構成図、第
３図は従来の探索木の構造図、第４図は本発明による時
不変復号レジスタ部（再符号化部）の構成図、第５図
（ａ）及び（ｂ）は本発明による符号化率1/2の時不変
復号レジスタ部の構成図及び探索木の構造図、第６図は
本発明の第１の実施例でスタックアルゴリズムを用いた
逐次復号方式の概略図、第７図は本発明に用いるダミー
ビット挿入マップ図、第８図は本発明と従来とのメトリ
ック演算回数削減率を示す図、第９図（ａ）及び（ｂ）
はシンドロームを用いた逐次復号方式の本発明及び従来
の構成、第10図は本発明のスタックアルゴリズムを用い
た時変たたみ込み符号器の構成図、第11図は本発明のシ
ンドロームを用いた時変シンドローム逐次復号方式の構
成図である。 1,10……入／出力バッファメモリ部、 2,20……枝選択部、３……再符号化部、 4,40……スタックメモリ部、 5,50……メトリック演算部、 6,60……スタックアルゴリズム制御部、 11……読み出しチャネル、 30……時不変復号レジスタ部、 31……シフトレジスタ入力制御回路、 32……シフトレジスタ部、 33……入力端子、 34……情報ビット出力端子、 35……パリティビット出力端子、 36……再符号化系列、37,38……スイッチ、 51……直列／並列変換（S/P）回路、 52,53……比較器、54……加算器、 55……メトリックテーブル、 61,62,63……チャネル、 80……ダミービット挿入パターン回路、 81……スイッチ、 82……ダミー・データ保持回路、 100,100′……時変タップ、 101,101′……セレクタ群。

フロントページの続き (56)参考文献 特開 昭63−305621（ＪＰ，Ａ) 電子通信学会技術研究報告、信号技報 Ｖｏｌ．87 Ｎｏ．191（1987）Ｐ．31 −36（ＩＴ87−59) 昭和62年電子情報通信学会情報・シス テム部門全国大会講演論文集〔分冊１： ＰＡＲＴ１〕Ｐ．１−１

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】送信側では送信すべきデータ系列をたたみ
   込み組織符号化回路により、符号化率k/n（ｋ＜ｎ）符
   号化し、受信側では受信データを入／出力バッファメモ
   リ部に蓄積した後、符号同期が確立した上で受信データ
   系列を再符号化部からなる復号のレジスタ部を用いて復
   号する逐次復号方式において、 該受信データが蓄積されている入／出力バッファメモリ
   部から少なくとも情報ビットの１ビットに対して探索枝
   一枝を割り当てるように前記受信データを読み出し、該
   読み出された受信データに予め定められたパターンによ
   りダミービットを挿入し固定されたタップを有する時不
   変復号レジスタ部によって行う第１の復号と、または該
   各探索枝の状態に応じて時間的に該タップが変化し得る
   時変復号レジスタ部によって行う第２の復号との、いず
   れかの復号を用いることを特徴とする逐次復号方法。
2. 【請求項２】送信側では送信すべきデータ系列をたたみ
   込み組織符号化回路により符号化率k/n（ｋ＜ｎ）符号
   化し、受信側では受信データを入／出力バッファメモリ
   部に蓄積した後、符号同期が確立した上で受信データ系
   列を再符号化部からなる復号のレジスタ部を用いて復号
   する逐次復号方式において、 予め定められたパターンに従ってダミーシンボルを挿入
   するパターン部と、 直列構成のシフトレジスタと、受信データのビット上に
   ダミーの存在／不在に応じて該シフトレジスタにおける
   入力を制御するシフトレジスタ入力制御回路とからなる
   再符号化部とを含み、 受信データのｎビット単位ごとに前記パターン部によっ
   て当該受信データに前記ダミーシンボルが挿入され、前
   記再符号化部のシフトレジスタ入力制御回路によって受
   信データのビット上にダミーの存在／不在に応じて前記
   シフトレジスタへの情報ビットの入力を制御することを
   特徴とする逐次復号装置。
3. 【請求項３】前記再符号化部が再符号化器である特許請
   求の範囲第２項に記載の逐次復号装置。
4. 【請求項４】前記再符号化部がシンドロームリセット器
   である特許請求の範囲第２項に記載の逐次復号装置。
5. 【請求項５】送信側では送信すべきデータ系列をたたみ
   込み組織符号化回路により符号化率k/n（ｋ＜ｎ）符号
   化し、受信側では受信データを入／出力バッファメモリ
   部に蓄積した後、符号同期が確立した上で受信データ系
   列をシンドロームリセット器からなる復号のレジスタ部
   を用いて復号する逐次復号方式において、 該受信データ系列のうち情報ビットを伴う枝に応じて該
   シフトレジスタのタップを切替える時変タップと、前記
   受信データ系列のうちパリティビットの有無により前記
   シフトレジスタを切替えるセレクタ群とを有する時変復
   号レジスタ部を具備することを特徴とする逐次復号装
   置。