JPS58502173A - ウエハ規模集積回路における、またそれに関する改良 - Google Patents

ウエハ規模集積回路における、またそれに関する改良

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JPS58502173A
JPS58502173A JP82500160A JP50016082A JPS58502173A JP S58502173 A JPS58502173 A JP S58502173A JP 82500160 A JP82500160 A JP 82500160A JP 50016082 A JP50016082 A JP 50016082A JP S58502173 A JPS58502173 A JP S58502173A
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ベイリ・アラン・ジヨ−ジ
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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ウェハ規模集積回路における、 またそれに関する改良 本発明はウェハ大の集積回路上のメタル化パターンを施す方法に関するものであ る。
ウェハ大の集積回路は、1つのパンケージにはめ込2よれた1枚の全つェハ大の 活性回路として定色され19る。普通は多数の同一の、あるい;よ別々の澄虐の 集積回路が1枚の半導体ウェハ上に施されろ、“°グローバル接iセ”としで知 られる確実な電気接vcは全部の、あるいはほとんどの集積回路で一般的である 。電力接続や普通の制御信丹を運ぶ接続はグローバル連理の適当な主題である。
ウェハ上の集積回路の大体的な部分に供給されるどのような信号もグローバル震 号である。
ウニへ大東偵回路上のグローバル信号の分イ■の広範芒は、損失を最小にするた めに、その信号がメタル導通路を・通して送られるここを必要とする。
ウェハ大集積回路に必要なメタル化ハターンξ作るのに先行技術として2つの方 法がある。
第1の方法Sは、ぞのウニへ上の個々の集積回路の全部に共通な1Dのマスクが 用いられる。そのマスクは、最初そのウェハ上の1つの場所で、次に池の場所で −そのウェハ上の多数の逢返しのメタル領域?区画するのに用いられる。その各 々の領域は個々の集積回路のメタル化パターンに相当する。この方法はパステッ プと繰返し″として知られ、すなわちそのウェハを制御された間隔で横切って繰 返される同じパターンである。各々の集積回路に関するメタル領域は、グローバ ル線を含むことができる。その場合、これらの接続の配列や必要な繰返し対称性 などが、グローバル接続を作る方法に厳しい制限をおくことになる。個々の集積 回路に関するメタル領域はメタル化の第1のパターンとして施され、そして個々 の集積回路間の相互接続がメタル化の第2のパターンとして施されるのが、より 普通のの全領域あるいはほとんどの領域を覆うマスクである。そのメタル化パタ ーンは、ウェハ上の各々の集積回路とそれら相互間の両方を含み、1回の操作で 施される。
この第2の方法においでは、第1に十字によって決定される場所的精度の問題が 生じる。ステップ繰返し方法では、現在、ウェハ上の場所の決定が導体の寸法の 必然的な制御に関して、約2ミクロン以内の精度が可能である。他方、パターン 発生器と同程度の精度でのみ作られ得る十字の利用では、10ミクロン程度の精 度でウェハ上の位置の決定かできるだけである。導体の位置や寸法の決定におけ るこの5対1の低精度では、ウェハ上の個々の集積回路は、ステップ繰返しメタ ル化マスク法を用いたとしたら可能であろうよりもはるかに粗にしか詰められな い。このような面積効率の損失で、ウェハ大の集積回路へ単一の十字メタル化マ スク法を利用するのは全く魅力がない。
この第2の方法の第2の問題点は、ステップ繰返しの小さな面積のマスクをウェ ハ上に整列させるのが比較的容易であるのに対して、個々の集積回路の詳細を含 んでいる十字を整合させるのは非常に困難で時間がかかり、さらに熟練を要する ことである。
以後、ウェハ大集積回路は、1枚の共通のサブストレート上の大多数が同一の集 積回路領域からなる集積回路であるとし、前記領域の各々は電気的に導通のメタ ル化の領域内パターンを施されており、また前記領域の各々は電気的に導通のメ タル化のグローバルパターンによって同時に作動するよう相互接続されている。
以後、ステップ繰返しマスク法は、1つのサブストレート上の大多数の場所にお いて同じマスクを用いるマスク法とする。
以後、十字マスク法は、サブストレートの全表面を覆うマスクを用いるマスク法 とする。
本発明は、ステップ繰返し光学マスク法で決定される局所的なメタル化としての 領域を残すためと、十字光学マスク法によって決定されるグローバルメタル化と しての領域を残すための共通の1枚のメタル層のエツチング過程を含む、ウェハ 大集積回路のメタライジング法からなっている。
好ましい一実施例では、拡散処理の終了時点まで製造された好ましくはシリコン の全つェハ大の集積回路は、その上の多数の拡散処理の領域の必要なそれぞれと オーミックコンタクトを形成するメタル張をその上に被せられる。そのメシルは 、露光に続いてエツチングのレジストになるフォトレジストとともに被せるのが よい。拡散処理の領域は、すべて互いに同一であることが望ましく、その場合、 拡散処理の領域上の7オトレジストは、ステップ繰返し単位の各領域に同じメタ ル化決定マスクを用いて露光される。拡散処理された各領域間のフォ[〜レジス トは、好ましくは、ウェハの全領域を覆う1枚の十字マスクを用いて露光され、 その各領域間のメタル化を決定する。両方の露光に続いて、好ましくは、そのフ ォトレジストは保存され、その露光されていない部分は、好ましくは洗い流され る。その後、保存されたフォトレジストに保護されていないメタルは、好ましく はウェハ上にメタル化のパターンを残してエッチされる。
さらに、一実施例として添付された図と関連しl−記)ホに従−」て*発明の説 明をする。
第1図は、メタル化前の拡散処理を施したウェハサブストレー!′・を示す。
第2図は、第1図のサブス1−1ノートにメタルを被せたものを示す。
第3図は、第2図のメタルを被せられたサブストレートに露光前のフォトレジス トを被せたものを示す。
第4図は、ステップ繰返しマスクを用いて局所的メタル化のためのフォトレジス トの露光を示している。
第5図は、十字マスク法を用いてグローバルメタル化のためのフォトレジストの 露光を示す。
第1図はシリコンウェハ10の上に多数の同一の拡散処理を施して、それらの集 積回路が作動するようにメタル化を付与することだけがめられているものを示し ている。
これらの領域12はさらに相互に接続され、またウェハ大の集積回路を形成する ために外界とも接続される。そして、それらの個々の領域12は機能テストをパ スした後大きな回路の部分として同時に作動する。
第2図は第1図のウェハがメタル層14で覆われていることを示している。これ は集積回路製造技術における普通の一般周知の方法で行なわれる。そのメタルは アルミであるが、同様に不都合なく使えるものは池の何でもよい。メタル層14 は拡散処理されたそれぞれの領域12の部分とオーミックコンタクトを形成し、 それらの領域はメタル化によって他のすべての点と電気的に接続されている。
第3図は、第2図のウェハ10にメタル14を被せたものにフォトレジスト層1 6を被せることを示している。そのフォトレジストは露光されたときだけ保存さ れるタイプのものである。
第4凶はウェハ大集積回路の局所的メタル化の露光を示している。
領域12の局所的メタル化のためのパターンを持った透光部をただ1つだけ持っ たステップ繰返しマスク18は、ウェハ10とメタル14上のフォトレジストの 表面を横切って動かされ、そして各拡散処理された領域]2上に、その領域12 で必要なメタル化パターンと対応するところの露光されたフォトレジスト24の 領域を得るために光源22を働かせる関係で停止させられる。
第5図は、局所的なメタル化のためのステップ繰返し露光に続いて、フォトレジ スト16を露光し、グローバルメタル化に必要とされる光パターンとすることを 示している。
十字マスク26はウェハ10の全面を覆う。十字マスク26が位置決めされた後 、十字マスク26上の透光領iii!28舎規定するグローバルメタル化に対応 して、フォトレジスト16上のグローバル線30の領域を露光するために光82 2が勧かされる。
したがって、それぞれステップ繰返し光学マスクと十字光学マスクを用いて、局 所的なメタル化とグローバルメタル化の2回露光されるフォトレジスト16は、 照射光を受けたそれらの領域がメタルのエツチング液に対しで強固なポリマーの レジストとなり残る。
メタル層14は、フォトレジスト16によって保護されるそれらの′t4域だけ を残してエッチされる。すなわち、サブストレート10上のこのウェハ大集積回 路上に本発明による方法によって決定されたメタル化のパターンを残す。
拡散処理された領域12は、全部が相互に同一である必要はないことを認識しな ければならない。局所的メタル化マス718が6異なったタイプの領域12のた めのマスクに置換えられることによって、数種の異なった領域も可能である。ざ らに他のターイブの7.lti′−レジスト機構も用い得ることも認識すべきで ある。たとえば、露光されなかったとぎだけ保存されるフオトレシス1へで、エ ツチングの後桟る必要のあるメタル領域14から光を排除するように修正された マスク26.18を用いる。ステップ繰返しマスキングに続く十字マスキングの 順序は速乾される。事実、十字マスキングはステップ繰返しマスキングのステッ プ間で行なわれる。グローバル線のためのこの十字マスキングの手順は数段階で 行なわれる。

Claims (1)

  1. 【特許請求の範囲】 1. 共通なサブストレート上の多数の同一の回路からなる集積回路をメタル化 する方法であって、前記各回路領域でのメタル化として、ステップ繰返し光学マ スキング法で決定されたメタル化領域を残すような、かつ前記回路領域間のメタ ル化として、十字光学マスキング法によって決定されたメタル化領域を残すよう な、共通メタル層のエツチングを含む方法。 2、 前記十字光学マスキング法が、前記回路領域間の前記メタル化領域の異な った部分の連続するマスキングを含む請求の範囲第1項記載の方法。 3゜ 前記回路領域間の前記メタル化領域の前記連続したマスキングの段階が、 前記連続するマスキングの手順の各段階で、同じ十字マスクを異なった場所へ変 位させて用いることにより行なわれる請求の範囲第2項記載の方法。 4、 前記ステップ繰返しマスキング法と前記十字マスキング法が、露光に続く 前記共通メタル層のエツチングを阻止するところの共通なフォトレジスト層の露 光を含む請求の範囲第3項記載の方法。 5、 前記共通サブストレートが円形で半導体ウェハであって、前記大多数の回 路領域が多数のデータ処理のセルからなる請求の範囲第1項、第2項、第3項あ るいは第4項記載の方法。 6、 前記ステップ繰返しマスキング法と前記十字マスキング法が、露光されな かった場合だけ前記共通メタル層のエツチングを阻止するところの共通フォトレ ジスト層の露光を含む請求の範囲第3項記載の方法。 7、 前記共通サブストレーt・が円形で半導体ウェハであって、前記大多数の 回路領域が多数のデータ処理セルよりなる請求の範囲第6項記載の方法。 8、 前記ステップ繰返しマスキング法と前記十字マスキング法が、露光に引き 続いて行なわれる前記共通メタル層のエツチングを阻止する共通フォトレジスト 層の露光を含む請求の範囲第2項記載の方法。 9、 前記ステップ繰返しマスキング法と前記十字マスキング法が、露光されな かった場合のみ前記共通メタル層のエツチングを阻止する共通フォトレジスト層 の露光を含む請求の範囲第2項記載の方法。 10、前記共通サブストレートが半導体で円形のウェハでその中の前記回路領域 の大多数が多数のデータ処理のセルからなる請求の範囲第8項または第9項記載 の方法。 11、 前記ステップ繰返しマスキング法と前記十字マスキング法が、露光に引 き続いて行なわれる前記共通メタル層のエツチングを阻止する共通フォトレジス ト層の露光を含む請求の範囲第1項記載の方法。 12、 前記ステップくりかえしマスキング法と前記十字マスキング法が、露光 されなかった場合のみ前記共通メタル層のエツチングを阻止する共通フォトレジ スト層の露光を含む請求の範囲第1項記載の方法。 13. 前記共通サブストレートが円形の半導体ウェハで、前記回路領域の大多 数が多数のデータ処理セルからなる請求の範囲第11項または第12項記載の方 法。 14、 添付された図面を参照することによって本質的に示されている方法。 15、 集積回路が共通なサブストレート上の多数の同一な集積回路からなる前 記集積回路のメタル化のための装置であって、前記各回路領域のメタル化として ステップ繰返し光学マスキング法で決定されるメタル化の領域を残すためと、前 記回路領域間のメタル化として十字光学マスキング方によって決定されるメタル 化領域を残すための共通メタル層をエツチングする手段からなる装置。 16、 前記十字マスキング法が前記回路領域間の前記メタル化領域の異なった 部分の連続するマスキングを含む請求の範囲第15項記載の装置。 17、 前記回路領域間の前記メタル化領域の前記連続するマスキングの段階が 、前記連続したマスキング方法の連続する各段階のために、同じ十字マスクを異 なった場所に変位して用いることによって行なわれる請求の範囲第16項記載の 装置。 18、 前記ステップ繰返しマスキング法と前記十字マスキング法が、露光に引 き続いて行なわれる前記共通メタル層のエツチングを阻止する共通フォトレジス ト層の露光を含む請求の範囲第17項記載の装置。 19、 前記共通サブストレートが円形の半導体ウェハからなり前記回路領域の 大多数が多数のデータ処理セルからなるものに用いられる請求の範囲第18項記 載の装置。 20、 前記ステップ繰返しマスキング法と前記十字マスキング法が、露光され なかった場合のみ前記共通メタル層のエツチングを阻止するための共通フォトレ ジスト層の露光を含む請求の範囲第17項記載の装置。 21、 前記共通サブストレートが円形の半導体ウェハからなり前記回路領域の 大多数が多数のデータ処理セルからなるものに利用する請求の範囲第20項記載 の1!置。 22、 前記ステップ繰返しマスキング法と前記十字マスキング法が、露光され なかった部分のみで前記共通メタル層のエツチングを阻止するための共通フォト レジスト層の露光を含む請求の範囲第16項記載の装置。 23、 前記ステップ繰返しマスキング法と前記十字マスキング法が、露光され なかった部分のみで前記共通メタル層のエツチングを阻止するための共通フォト レジスト層の露光を含む請求の範囲第16項記載の装置。 24、 前記共通サブストレートが円形の半導体ウェハからなり前記回路領域の 大多数が多数のデータ処理セルからなるものに利用する請求の範囲第22項また は第23項に記載の装置。 25、 前記ステップ繰返しマスキング法と前記十字マスキング法が、露光され た部分のみで前記共通メタル層のエツチングを阻止するための共通フォトレジス ト層の露光を含む請求の範囲第15項記載の装置。 26、 前記ステップ繰返しマスキング法と前記十字マスキング法が、露光され なかった部分のみで前記共通メタル層のエツチングを阻止するための共通フォト レジスト層の露光を含む請求の範囲第15項記載の装置。 27、 前記共通サブストレートが円形の半導体ウェハで、前記回路領域の大多 数が多数のデータ処理セルからなるものに利用される請求の範囲第25項または 第26項記載の装置。 28、 添付された図面の参照によって本質的に記述されている装置。 29、 共通サブストレート上の多数の同一な回路領域からなる集積回路で、ま た前記各回路領域中のメタル化として、ステップ繰返し光学マスキング法によっ て決められるメタル化領域を残すための共通メタル層のエツチングと、前記回路 領域間のメタル化として、十字光学マスキング法によって決定されるメタル化の 領域を残すための共通メタル層のエツチングとを含む方法によって製造されるこ とを特徴とする集積回路。 30、 前記十字光学マスキング法が、前記回路領域間の前記メタル化領域の異 なった部分の連続するマスキングを含む請求の範囲第29項記載の集積回路。 31、 前記回路領域間の前記メタル化領域の前記連続するマスキングの段階が 、前記連続するマスキング過程の各段階において、同じ十字マスクを異なった場 所へ変位させて用0・ることにより行なわれる請求の範囲第30項記載の集積回 路。 32、 前記ステップ繰返しマスキング法と前記十字マスキング法が、露光され た部分においてのみ前記共通メタル層のエツチングを阻止するだめの共通フォト レジスト層の露光を含む請求の範囲第31項記載の集積回路。 33、 前記共通サブストレートが円形の半導体ウェハで、前記回路領域の大多 数が多数のデータ処理セルからなる請求の範囲第32項記載の集積回路。 34、 前記ステップ繰返しマスキング法と前記十字マスキング法が、露光され なかった部分においてのみ前記共通メタル化領域のエツチングを阻止するための 共通フォトレジスト層の露光を含む請求の範囲第31項記載の集積回路。 35、 前記共通サブストレートが円形の半導体ウェハで、前記回路@域の大多 数が多数のデータ処理セルからなる請求の範囲第29項ないし第34項に記載の 集積回路。 36、 前記ステップ繰返しマスキング法と前記十字マスキング法が、露光され た部分において前記共通メタル層のエツチングを阻止するための共通フォトレジ スト層の露光を含む請求の範囲第30項記載の集積回路。 37、 前記ステップ繰返しマスキング法と前記十字マスキング法が、露光され なかった部分において前記共通金属層のエツチングを阻止するための共通フォト レジスト層の露光を含む請求の範囲第30項記載の集積回路。 38、 前記共通サブストレートが円形の半導体ウェハで、前記回路領域の大多 数が多数のデータ処理セルからなる請求の範囲第36項または第37項記載の集 積回路。 39、 前記ステップ繰返しマスキング法と前記十字マスキング法が、露光され た部分において前記共通メタル層のエツチングを阻止するための共通フォトレジ スト層の露光を含む請求の範囲第29項記載の集積回路。 40、前記ステップ繰返しマスキング法と前記十字マスキング法が、露光されな かった部分において前記共通メタル層のエツチングを阻止するための共通フォト レジスト層の露光を含む請求の範囲第29項記載の集積回路。 41、 前記共通サブストレートが円形の半導体ウニAで、前記回路@域の大多 数が多数のデータ処理セルh\らなる請求の範囲第39項あるいは第40項記載 の集積回路。 42、 添付された図面の参照により本質的に示されている集積回路。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3344485B2 (ja) * 1990-11-09 2002-11-11 富士通株式会社 半導体装置の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5176979A (ja) * 1974-12-27 1976-07-03 Hitachi Ltd
JPS5226902A (en) * 1975-08-25 1977-02-28 Hitachi Ltd Method of making photomask pattern
JPS54134565A (en) * 1978-04-10 1979-10-19 Fujitsu Ltd Production of semiconductor device
JPS56125830A (en) * 1980-03-07 1981-10-02 Hitachi Ltd Uniform exposure patterning method in electron beam patterning device

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2015841C3 (de) * 1970-04-02 1979-04-05 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zur Herstellung einer strukturierten, vorzugsweise metallischen Schicht auf einem Grundkörper
US4257826A (en) * 1979-10-11 1981-03-24 Texas Instruments Incorporated Photoresist masking in manufacture of semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5176979A (ja) * 1974-12-27 1976-07-03 Hitachi Ltd
JPS5226902A (en) * 1975-08-25 1977-02-28 Hitachi Ltd Method of making photomask pattern
JPS54134565A (en) * 1978-04-10 1979-10-19 Fujitsu Ltd Production of semiconductor device
JPS56125830A (en) * 1980-03-07 1981-10-02 Hitachi Ltd Uniform exposure patterning method in electron beam patterning device

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Publication number Publication date
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EP0097147B1 (en) 1986-09-03

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