JPH0785510B2 - プリント回路基板とその製造方法 - Google Patents

プリント回路基板とその製造方法

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JPH0785510B2
JPH0785510B2 JP5309268A JP30926893A JPH0785510B2 JP H0785510 B2 JPH0785510 B2 JP H0785510B2 JP 5309268 A JP5309268 A JP 5309268A JP 30926893 A JP30926893 A JP 30926893A JP H0785510 B2 JPH0785510 B2 JP H0785510B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、プリント回路基板とそ
の製造方法に関する。
【０００２】
【従来の技術】マイクロプロセッサまたは論理チップの
ような、現在の半導体要素の急激に増加した集積密度
は、チップ上の接続（Ｉ／Ｏ）端子の数と密度の増加に
必然的に追随してきた。４００以上の端子を有するチッ
プを収容できるモジュールが既に知られている。しかし
ながら、このようなデバイスのフットプリント（ｆｏｏ
ｔｐｒｉｎｔ）は、以前に使用されていた要素のフット
プリントよりも非常に大きい。しかしながら、データ処
理システム内での重要な信号遅延時間に対する要求は、
重要なチップ間の非常に短い最小の間隔をますます必要
とする。
【０００３】複合マルチチップモジュール上に多数のチ
ップをマウントし、重要なチップ間の間隔を非常に小さ
くすることによって、これらの要求を満足することが可
能である。
【０００４】しかしながら、回路基板上に直接チップが
はんだ付けされる（ＤｉｒｅｃｔＣｈｉｐ Ａｔｔａｃ
ｈ，ＤＣＡ）ことが好ましい。というのは、ＤＣＡが全
パッケージング・レベルを不必要とし、従って、減少さ
れた信号遅延に加えて相当のコスト節約を達成すること
ができるからである。しかしながら、この場合、導電線
幅，間隔とチップに近接した対応するスルーホールと
は、一般のプリント回路基板技術に使われるものより相
当に小さくなければならない。
【０００５】この問題の解決について一連の提案がなさ
れている。例えば、一般のプリント回路基板の表面上に
２つの薄膜層を介して基板のコンタクトへ直接にチップ
をはんだ付けできる、ＳＬＣ処理（Ｓｕｒｆａｃｅ Ｌ
ａｍｉｎａｒ Ｃｉｒｃｕｉｔ）が提案されている。こ
の製造プロセスは比較的に複雑で、コスト高な位置合わ
せ処理と平滑化処理を必要とする。
【０００６】
【発明が解決しようとする課題】本発明の目的は、望ま
しいコストで実現できるチップの直接設置について適切
な配線容量を有するプリント回路基板の製造方法を提供
することにある。
【０００７】
【課題を解決するための手段】本発明の目的は、ａ）内
部層と外部導電線を有するプリント回路基板を設ける工
程を含み、前記導電線の配線密度は、前記第１の領域の
配線密度に対応し、ｂ）前記プリント回路基板の表面の
前記副領域上に誘電体を設ける工程と、ｃ）第１のフォ
トレジストで全プリント回路基板をコーティングし、露
光し、前記フォトレジストを現像した後、前記副領域か
ら前記フォトレジストを除去する工程と、ｄ）前記副領
域内の導電線へ前記誘電体を通してホールを設ける工程
と、ｅ）全プリント回路基板上に、特に前記副領域上
に、金属層を堆積する工程と、ｆ）全プリント回路基
板、特に前記副領域を、第２のフォトレジストでコーテ
ィングし、特に前記副領域内の前記フォトレジストをイ
メージ露光し、前記フォトレジストを現像する工程と、
ｇ）前記フォトレジストにより被覆されていない前記金
属層を除去し、前記第１と第２のフォトレジストを除去
する工程と、を含む方法により達成される。
【０００８】本発明に開示された方法は、半導体要素が
直接に取り付けられるプリント回路基板の副領域内の
み、すなわち、Ｉ／Ｏ密度に関して非常に高い要求を有
する領域に、非常に高い配線密度を与えることを可能に
する。このようにして、処理において重要な工程は、プ
リント回路基板上の２〜３箇所で実行することのみが必
要となる。
【０００９】更にまた、ＤＣＡチップ領域内の平坦性の
要求に対する問題は、このようにして回避することがで
きる。
【００１０】したがって、第１の配線密度の第１の副領
域と第２の配線密度の第２の副領域を有し、第１の配線
密度が約５ｃｍ／ｃｍ2 より大きく、好ましくは１０ｃ
ｍ／ｃｍ2 であり、第２の配線密度は２０ｃｍ／ｃｍ2
より大きく、好ましくは４０ｃｍ／ｃｍ2 であるプリン
ト回路基板を製造することができる。
【００１１】それ故、ＰＩＨ（ｐｉｎ ｉｎ ｈｏｌ
ｅ）およびＳＴＭ（ｓｕｒｆａｃｅｍｏｕｎｔ ｔｅｃ
ｈｎｉｑｕｅ）要素の両方を、単一カード上に好ましい
コストで設けることが可能である。
【００１２】更に、適切な自動化位置決めルーチンを使
用することにより、処理における関連工程中に、非常に
正確な位置決めと配置を行うことが可能となる。
【００１３】
【実施例】図１により明らかなように、第１の工程で
は、プリント回路基板１は、両方の構造化外部層を有す
る、例えば、導電材料で構成される導電線２を有する、
内部層７で製造される。プリント回路基板技術において
一般に知られている製造方法をこの工程に使用する。前
記導電線２の配線密度は、第１の副領域４の配線密度に
相当し、例えば、約５ｃｍ／ｃｍ2 より大きく、好まし
くは約１０ｃｍ／ｃｍ2 である（図１参照）。
【００１４】次に、適切な誘電体８の薄膜を、後のＤＣ
Ａ処理が予定される位置の、例えば、プリント回路基板
１の副領域５内のプリント回路基板の表面に設ける。例
えば、このプロセスを、真空ラミネートプレスを使用し
て行うことができる。約２．５〜約３．５の範囲の誘電
率の高分子材料を、誘電体として使用できる。しかしな
がら、純粋または強化ポリイミドが、好んで使用され
る。前記薄膜の厚さは、電気的構成（インピーダンス，
導電線間隔）に従って選択され、好ましくは２５〜３０
μｍである（図２参照）。
【００１５】次の工程では、前記プリント回路基板１の
全表面を、第１のフォトレジスト９でコーティングし、
位置決めし、露光して、前にラミネートされた副領域５
をフォトレジストの現像により露出する（図３，図４参
照）。
【００１６】次に、ホール３を、副領域５内の前記誘電
体８を通して導電線２へあける。前記ホールは、既知の
方法（ドリリング，エッチング）により作ることができ
る。しかしながら、好適には、適切なレーザ方法、例え
ばエキシマレーザを使用する。これは非常に小さい直径
（＜１００μｍ）の相互接続ホール（止まり穴）を作る
ことが可能だからである（図５参照）。
【００１７】明らかに、本発明の方法は、例えば、止ま
り穴だけでなく、スルー接続ホールもまた作ることを可
能にする。
【００１８】適切な予備処理（例えばＰｄシード層の形
成のような）に続いて、好適には銅である薄い金属層１
０（好ましくは＜１６μｍ）を、前記プリント回路基板
１の全領域上に、しかし特に、副領域５上に、すなわ
ち、後に実行されるであろうＤＣＡ処理の位置上に電着
によって形成する（図６参照）。例えば、前記銅層は、
直接めっき法を使用して形成できる。
【００１９】次に、全プリント回路基板１、特に、副領
域５を、第２のフォトレジスト１１でコーティングす
る。このフォトレジストは、液体フォトレジストを用い
ることができるが、ラミネーションにより形成されたフ
ォトレジスト膜とするのが好適である。前記フォトレジ
ストが形成されると、フォトレジストをイメージを通し
て、例えばフォトマスクを使用して露光する。この露光
は、副領域５上に、後述するように２段階で行われる。
次に、フォトレジストを現像する（図７，図８参照）。
ＤＣＡ適用要素の位置は、各々別個に露光する。半導体
技術において長年知られているステッパ技術を、このた
めに使用するのが好適である。最終工程では、前記フォ
トレジスト１１により被覆されない前記金属層１０を除
去する。この工程は、例えば、エッチングにより行うこ
とができる。最後に、２つのフォトレジスト層９と１１
を除去する。このようにして副領域５内に導電線が構成
され、下部の銅層に接続される。副領域５の配線密度
は、前記第１の領域４の配線密度より約４倍も大きい。
例えば、副領域５の配線密度は、約２０ｃｍ／ｃｍ2 よ
り大きく、好適には４０ｃｍ／ｃｍ2 である（図９参
照）。
【００２０】耐はんだマスクの形成のような次の処理工
程は、プリント回路基板製造における通常の処理工程に
相当する。
【００２１】例えば、円形または長方形マークの形状の
全体的位置決めマーク１２を、工程ｃ）で露光される領
域の位置決めのためにプリント回路基板１のエッジ領域
へ形成する。機械的な位置決めは、多くの場合で適当で
はない。高配線密度したがって公差の厳しい領域は、数
マイクロメートルの範囲の位置決め精度が要求されるの
で、位置決めに対して光学的に検出しやすい位置決めマ
ークを必要とする。前記マーク１２を使用する位置決め
は、拡大光学装置を使用する光学カメラ位置決めにより
好適に行われる。
【００２２】副領域５の高配線密度は、位置決めについ
てガラスマスタでの正確なアライメントを必要とする。
フォトリソグラフィック処理の歩留りは、ガラスマスタ
への製品（コア／コンポジット）の位置決めおよび製品
のサイズに本質的に依存する。本発明の方法によれば、
高精度のガラスマスタの必要性は、光学カメラ位置決め
を使用しての位置決めマーク１２による位置決めの結果
として、および光学的拡大装置による投影を使用しての
局部的位置決めマーク１３による位置決めの結果とし
て、急激に減少する。同時に、製品の設置と位置決め
は、自動化された位置決めと拡大ルーチンによりかなり
簡単にできる。
【００２３】このステップ毎のルーチンは、低い公差要
件の領域およびＤＣＡアイテムに対する“細線”領域
を、互いに独立に露光することを可能にする。光学位置
決めは、ガラスマスタおよび／または製品上に存在する
光学的特徴を使用する。図１０は、この種の自動化され
た位置決め／露光装置を示す。
【００２４】ガラスマスタ１９と製品１７を、移送およ
び載置装置により露光ベンチ１４へ移送する。最初に、
ガラスマスタを、露光ベンチ上のフレームへ移送し、カ
メラ装置１５を使用して配置し、この位置に機械的にま
たは真空を使用して保持する。次に、製品を、フレーム
位置に移送し、ガラスマスタに対して自動的に位置決め
する。次に、製品を、第１の露光ユニット２２内でマス
ク１６を通して露光する。ＤＣＡ位置は、ガラスマスタ
上の“黒色層”１８により最初にマスクされており、し
たがって第１の工程で、これら領域の露光を防止する
（図１１参照）。
【００２５】第２の露光処理のためには、製品は、第２
の移送および載置により、装置の第２の露光ユニット２
７内に移送する。好ましくは回転ヘッドを有する投影印
刷装置である露光装置を起動し、ＤＣＡ位置をカメラに
より捜し、局部的位置マーク１３の援助でチップ位置の
付近に位置決めする。前記位置決めマーク１３を外部導
電線が設けられると同時に製品へ付加するので、位置決
めマークは導電線パターンと密接に関係する（図１１参
照）。
【００２６】“投影印刷装置（Ｐｒｏｊｅｃｔｉｏｎ
Ｐｒｉｎｔｉｎｇ Ｄｅｖａｉｃｅ）”の回転ヘッドに
よって、プリント回路基板１上のレイアウトへ種々のマ
スクを一致させることができる（図１２参照）。一旦、
製品が適切な位置に固定されると、ＤＣＡ位置を、チッ
プサイト・マスク２０を使用して露光する。前記工程
を、全てのＤＣＡ位置が露光されるまで必要とする多数
回繰り返す。次に、製品を、現像し、エッチングし、除
去処理を行う装置へ移送する。露光ヘッドは、露光中、
ｘ−ｙ平面を移動して、製品の全ての活性領域が被覆さ
れることを保証する。
【００２７】ｘ，ｙと角度θの高精度位置決めの細調整
は、露光ヘッドの上部で行う。これは、ヘッドの簡単な
構成を保証する精密位置決め器により行うことができ
る。次のＤＣＡ位置への回転ヘッドの急速な再配置は、
接続されたリニアステッパモータを有するＰＣにより行
うことができる。
【００２８】次に、製品を、露光デバイスの取り出しス
テーション２３に移送して、プロセスの残りの工程に利
用できるようにする。
【００２９】
【発明の効果】本発明の方法の結果、半導体要素が直接
に取り付けられるプリント回路基板の領域にのみ、すな
わちＩ／Ｏ密度に関して非常に高い要求のある領域に、
非常に高い配線密度を与えることができる。このよう
に、局部的に高い配線密度を有し、安価なＰＩＨ２４ま
たはＳＭＴ要素２５とチップ２６とを、カード上に同時
に設けることが可能なプリント回路基板を製造すること
ができる（図１３参照）。
【図面の簡単な説明】
【図１】本発明の製造方法の工程を示す断面図である。
【図２】本発明の製造方法の工程を示す断面図である。
【図３】本発明の製造方法の工程を示す断面図である。
【図４】本発明の製造方法の工程を示す断面図である。
【図５】本発明の製造方法の工程を示す断面図である。
【図６】本発明の製造方法の工程を示す断面図である。
【図７】本発明の製造方法の工程を示す断面図である。
【図８】本発明の製造方法の工程を示す断面図である。
【図９】本発明の製造方法の工程を示す断面図である。
【図１０】本発明の製造方法を実施するための自動化露
光および位置決め装置を示す図である。
【図１１】本発明の製造方法における露光シーケンスを
示す図である。
【図１２】本発明の製造方法を実施するための回転露出
ヘッドを示す図である。
【図１３】ＰＩＨおよびＳＭＴ要素とチップが同時にマ
ウントされたプリント回路基板の構造を示す図である。
【符号の説明】
１ プリント回路基板 ４ 第１の領域 ５ 副領域 ８ 誘電体 ９，１１ フォトレジスト １０ 金属層 １２ 全体的位置決めマーク １３ 局部的位置決めマーク １４ 露光ベンチ １５ カメラシステム １６ マスク １７ 製品 １８ 黒色層 １９ ガラスマスタ ２０ チップ位置マスク ２２ 露光ユニット ２３ 取り出しステーション ２４ ＰＩＨ ２５ ＳＭＴ要素 ２６ チップ ２７ 第２の露光ユニット
───────────────────────────────────────────────────── フロントページの続き (72)発明者 グエンテル・ノーア ドイツ アイドリンゲン 71134 カルベ ル シュトラーセ 28 (72)発明者 テイス・ツルニーデン ドイツ ショーエンアイヒ 71101 パノ ラマシュトラーセ 16

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】導電性材料で作られる導電線（２）と、導
    電線（２）を垂直方向に相互接続する導電性材料でコー
    ティングされるホール（３）とを有するプリント回路基
    板（１）において、第１の配線密度を有する第１の領域
    （４）と、前記第１の領域の副領域であり、前記第１の
    領域（４）より約４倍高い配線密度を有する第２の領域
    （５）とが、前記プリント回路基板の表面上に存在する
    ことを特徴とするプリント回路基板。
  2. 【請求項２】請求項１記載のプリント回路基板におい
    て、前記第１の領域（４）は、１層当たり約５ｃｍ／ｃ
    ｍ 2 より大きい配線密度を有し、前記第２の領域（５）
    は、１層当たり約２０ｃｍ／ｃｍ 2 より大きい配線密度
    を有することを特徴とするプリント回路基板。
  3. 【請求項３】請求項１または２のプリント回路基板にお
    いて、前記第２の領域（５）は、チップを直接取付ける
    ための領域であることを特徴とするプリント回路基板。
  4. 【請求項４】請求項１から３のいずれかの記載のプリン
    ト回路基板の製造方法において、 ａ）内部層（７）と外部導電線（２）を有するプリント
    回路基板（１）を設ける工程を含み、前記導電線（２）
    の配線密度は、前記第１の領域（４）の配線密度に対応
    し、 ｂ）前記プリント回路基板（１）の表面の前記副領域
    （５）上に誘電体（８）を設ける工程と、 ｃ）第１のフォトレジスト（９）で全プリント回路基板
    をコーティングし、露光し、前記フォトレジストを現像
    した後、前記副領域（５）から前記フォトレジストを除
    去する工程と、 ｄ）前記副領域（５）内の導電線（２）へ前記誘電体
    （８）を通してホール（３）を設ける工程と、 ｅ）全プリント回路基板上に、特に前記副領域（５）上
    に、金属層（１０）を堆積する工程と、 ｆ）全プリント回路基板、特に前記副領域（５）を、第
    ２のフォトレジスト（１１）でコーティングし、特に前
    記副領域（５）内の前記フォトレジストをイメージ露光
    し、前記フォトレジストを現像する工程と、 ｇ）前記フォトレジスト（１１）により被覆されていな
    い前記金属層（１０）を除去し、前記第１と第２のフォ
    トレジストを除去する工程と、 を含むことを特徴とするプリント回路基板の製造方法。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2833521B2 (ja) * 1995-05-18 1998-12-09 日本電気株式会社 配線基板
JPH096623A (ja) * 1995-06-20 1997-01-10 Nippon Denki Ido Tsushin Kk プログラムのオーバーレイ制御方法
US6147870A (en) * 1996-01-05 2000-11-14 Honeywell International Inc. Printed circuit assembly having locally enhanced wiring density
US5679444A (en) * 1996-07-15 1997-10-21 International Business Machines Corporation Method for producing multi-layer circuit board and resulting article of manufacture
US5774340A (en) * 1996-08-28 1998-06-30 International Business Machines Corporation Planar redistribution structure and printed wiring device
DE69737991T2 (de) 1996-11-20 2008-04-30 Ibiden Co., Ltd., Ogaki Laserbearbeitungsvorrichtung, verfahren und vorrichtung zur herstellung einer mehrschichtigen, gedruckten leiterplatte
US7732732B2 (en) * 1996-11-20 2010-06-08 Ibiden Co., Ltd. Laser machining apparatus, and apparatus and method for manufacturing a multilayered printed wiring board
CN1294788C (zh) * 1997-12-11 2007-01-10 伊比登株式会社 多层印刷电路板的制造方法
JP2000156564A (ja) * 1998-11-20 2000-06-06 Nec Corp プリント配線板及びその製造方法
AU2855400A (en) * 1999-01-22 2000-08-07 Interworks Computer Products, Inc. System and method for interconnecting layers in a printed circuit board
US6699395B1 (en) * 2000-10-18 2004-03-02 Storage Technology Corporation Method of forming alignment features for conductive devices
DE10106399C1 (de) * 2001-02-12 2002-09-05 Siemens Ag Verfahren zur Herstellung von Schaltungsträgern mit groben Leiterstrukturen und mindestens einem Bereich mit feinen Leiterstrukturen
TWI256719B (en) * 2002-03-06 2006-06-11 Via Tech Inc Semiconductor device package module and manufacturing method thereof
GB2485337A (en) * 2010-11-01 2012-05-16 Plastic Logic Ltd Method for providing device-specific markings on devices

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5346666A (en) * 1976-10-07 1978-04-26 Nippon Electric Co Method of producing multilayer circuit substrate
US4211603A (en) * 1978-05-01 1980-07-08 Tektronix, Inc. Multilayer circuit board construction and method
JPH0716094B2 (ja) * 1986-03-31 1995-02-22 日立化成工業株式会社 配線板の製造法
US4897338A (en) * 1987-08-03 1990-01-30 Allied-Signal Inc. Method for the manufacture of multilayer printed circuit boards
US5200300A (en) * 1989-06-01 1993-04-06 Hewlett-Packard Company Methods for forming high density multi-chip carriers
US5387495A (en) * 1989-06-28 1995-02-07 Digital Equipment Corporation Sequential multilayer process for using fluorinated hydrocarbons as a dielectric
JP3090453B2 (ja) * 1989-07-10 2000-09-18 株式会社日立製作所 厚膜薄膜積層基板およびそれを用いた電子回路装置
JP2663680B2 (ja) * 1990-05-24 1997-10-15 松下電器産業株式会社 チャネル配線方法
JP2739726B2 (ja) * 1990-09-27 1998-04-15 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン 多層プリント回路板
DE59202994D1 (de) * 1991-02-07 1995-08-31 Siemens Ag Mikromehrlagenverdrahtung.

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EP0602257A1 (de) 1994-06-22
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JPH06216479A (ja) 1994-08-05
DE59208900D1 (de) 1997-10-16
US5401909A (en) 1995-03-28

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