JPS584965A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPS584965A JPS584965A JP10242681A JP10242681A JPS584965A JP S584965 A JPS584965 A JP S584965A JP 10242681 A JP10242681 A JP 10242681A JP 10242681 A JP10242681 A JP 10242681A JP S584965 A JPS584965 A JP S584965A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- sio2
- alignment mark
- pattern
- growth layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 18
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims abstract description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims description 13
- 238000001947 vapour-phase growth Methods 0.000 claims description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 238000005530 etching Methods 0.000 abstract description 5
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 230000010354 integration Effects 0.000 abstract description 2
- 229910052681 coesite Inorganic materials 0.000 abstract 6
- 229910052906 cristobalite Inorganic materials 0.000 abstract 6
- 239000000377 silicon dioxide Substances 0.000 abstract 6
- 235000012239 silicon dioxide Nutrition 0.000 abstract 6
- 229910052682 stishovite Inorganic materials 0.000 abstract 6
- 229910052905 tridymite Inorganic materials 0.000 abstract 6
- 239000007792 gaseous phase Substances 0.000 abstract 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 abstract 1
- 150000001875 compounds Chemical class 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 9
- 238000000926 separation method Methods 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- VXEGSRKPIUDPQT-UHFFFAOYSA-N 4-[4-(4-methoxyphenyl)piperazin-1-yl]aniline Chemical compound C1=CC(OC)=CC=C1N1CCN(C=2C=CC(N)=CC=2)CC1 VXEGSRKPIUDPQT-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 239000012298 atmosphere Substances 0.000 description 2
- 238000000354 decomposition reaction Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- -1 silane compound Chemical class 0.000 description 2
- 239000005049 silicon tetrachloride Substances 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000003960 organic solvent Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 150000003018 phosphorus compounds Chemical class 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000010791 quenching Methods 0.000 description 1
- 230000000171 quenching effect Effects 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 150000004756 silanes Chemical class 0.000 description 1
- 150000003377 silicon compounds Chemical class 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発−は、４１に気相成長層形成工程を改善し、高密
度の素子を形成できる半導体素子の製造方法に関する。
度の素子を形成できる半導体素子の製造方法に関する。
一般に半導体集積回路（以下ＩＣと称する）は、パイポ
ー２ＩＣとＭＯＳ・ＩＣに大きく分けられ、共に近年来
高集積化が進められている。
ー２ＩＣとＭＯＳ・ＩＣに大きく分けられ、共に近年来
高集積化が進められている。
特にバイポーラＩＣｔｉＭＯｇ・ＩＣと比較して高速動
作であるなどの利点を有し、その＾速性を必要とする分
針ではますます重要となっている。通常パイボー月（蝋
、嬉１Ｅ（２）Ｋ示すように、例えばＰａ１ｌシリコン
ウエハ（以下半導体基板と称する）１１０ｍｇ領域にコ
レクタ抵抗を小さくして、消費電力を少なくする等のた
め高濃度の埋込み層（１／ｍｌ込み層）ＸＸ−Ｘ。
作であるなどの利点を有し、その＾速性を必要とする分
針ではますます重要となっている。通常パイボー月（蝋
、嬉１Ｅ（２）Ｋ示すように、例えばＰａ１ｌシリコン
ウエハ（以下半導体基板と称する）１１０ｍｇ領域にコ
レクタ抵抗を小さくして、消費電力を少なくする等のた
め高濃度の埋込み層（１／ｍｌ込み層）ＸＸ−Ｘ。
１２−２が設けられる。そしてζ０場込み層ｘｘ−ｉ、
１ｐ−ｘを含む半導体基板ＪＪＩＩ！面に気相成長層Ｃ
Ｎ’ｌｌｉエピタキシャル成長層）ＪＪが形成され、こ
の気相成長層ＩＪには（ＩＩ） Ｅ Ｋ示すように所定
のパターン形成がなされ大部分にホウ素等を熱拡散させ
ｐｍ分離拡散層１４が形成される。そして以後同様に所
定のＩＣ構成に応じて気相成長層１３の各分離領域等に
所定のパターン形成のｕｋＮＰＮ）ランジスタ等が形成
されるものである。このとき、Ｐｌ！分離拡散層１４は
、例えばＮ＋埋込み層１２−１上の気相成長層ＩＪのパ
ターン１５を合せマークとして、この合せマークを基準
位置とした場合の所定の位置く形成される。この合せマ
ークとしては、上記Ｏ様に気相成長層ＩＪのパターン１
５の一部をそのｔｉ使用することもできるが、多くの場
合には第２図に示すように気相成長層１８０−面上に酸
化シリコン（ｇｔｏ、）または窒化シリコン（ｓ ｔ
ｌ Ｎ４ ）である単結晶シリコン化合物からなる例え
ば十字形のパターン１６を形成して使用される。
１ｐ−ｘを含む半導体基板ＪＪＩＩ！面に気相成長層Ｃ
Ｎ’ｌｌｉエピタキシャル成長層）ＪＪが形成され、こ
の気相成長層ＩＪには（ＩＩ） Ｅ Ｋ示すように所定
のパターン形成がなされ大部分にホウ素等を熱拡散させ
ｐｍ分離拡散層１４が形成される。そして以後同様に所
定のＩＣ構成に応じて気相成長層１３の各分離領域等に
所定のパターン形成のｕｋＮＰＮ）ランジスタ等が形成
されるものである。このとき、Ｐｌ！分離拡散層１４は
、例えばＮ＋埋込み層１２−１上の気相成長層ＩＪのパ
ターン１５を合せマークとして、この合せマークを基準
位置とした場合の所定の位置く形成される。この合せマ
ークとしては、上記Ｏ様に気相成長層ＩＪのパターン１
５の一部をそのｔｉ使用することもできるが、多くの場
合には第２図に示すように気相成長層１８０−面上に酸
化シリコン（ｇｔｏ、）または窒化シリコン（ｓ ｔ
ｌ Ｎ４ ）である単結晶シリコン化合物からなる例え
ば十字形のパターン１６を形成して使用される。
仁のような半導体素子拡、具体的にｔｉｊｌ１３図■〜
（イ）に下すような工程を経て製造される。すなわち、
まず■図に示すようなホウ素等がドープされｉｐｍシリ
コンウェハ（基板）１１０通常片面が鏡面に仕上けられ
る。この基板１１を高温（約１２００Ｃ）の酸化雰囲気
中、例えば水蒸気中で６０分間さらす仁とＫよって俤）
図に示すように基板１１のＩＩ！面にシリコン酸化膜（
８１０ｍ）（以下単に酸化膜と称する）１１が形成され
る。そしてこの酸化膜２１にホト・エツチングによって
、Ｎ”ｌｌ込み層１１−１．１２−２を形成するための
パターン形成を行う。すなわち（６）図に示すように、
ホトレジストをマスクにしてＮ＋埋込み領域に対応する
酸化膜２１を例えば弗酸を用いたエツチング等によって
除去し、開孔部１７．２５を設ける。このバターニング
され走間孔部２７．ＪＪＫアンチ篭ン（８ｂ）まえは砒
Ｘ（Ａｓ）を熱拡散（約１２００℃〜１３００Ｃ）させ
、（２）図に示すようにｔ厘込み層ＪＪ−Ｊ。
（イ）に下すような工程を経て製造される。すなわち、
まず■図に示すようなホウ素等がドープされｉｐｍシリ
コンウェハ（基板）１１０通常片面が鏡面に仕上けられ
る。この基板１１を高温（約１２００Ｃ）の酸化雰囲気
中、例えば水蒸気中で６０分間さらす仁とＫよって俤）
図に示すように基板１１のＩＩ！面にシリコン酸化膜（
８１０ｍ）（以下単に酸化膜と称する）１１が形成され
る。そしてこの酸化膜２１にホト・エツチングによって
、Ｎ”ｌｌ込み層１１−１．１２−２を形成するための
パターン形成を行う。すなわち（６）図に示すように、
ホトレジストをマスクにしてＮ＋埋込み領域に対応する
酸化膜２１を例えば弗酸を用いたエツチング等によって
除去し、開孔部１７．２５を設ける。このバターニング
され走間孔部２７．ＪＪＫアンチ篭ン（８ｂ）まえは砒
Ｘ（Ａｓ）を熱拡散（約１２００℃〜１３００Ｃ）させ
、（２）図に示すようにｔ厘込み層ＪＪ−Ｊ。
１２−２を形成し、このＮ＋置込み層ＪＪ−Ｊ。
１２−２表面に再度酸化膜２１を上記と同様の方法で形
成する。この熱拡散のと龜、酸化膜２１の有無によって
、反応（酸化）スピードが＾なることから基板１１表′
ＷＪＫ凹凸ができる。そして＠図に示すように、基板１
１表面の全ての酸化ｊ［ＪＪをエツチング液等によって
剥離し、さらＫ（ト）図に示すように基板１１表面上Ｋ
例えばガス状のシラン化合物（旧Ｈ４） を九は四塩化
シリコン（ａｔｃ４）等とリン化合物を高温（約１１０
０℃）で分解反応させ、Ｎ１１ｌ気相成長層（エピタキ
シャル成長層）ＩＪを形成するものである。
成する。この熱拡散のと龜、酸化膜２１の有無によって
、反応（酸化）スピードが＾なることから基板１１表′
ＷＪＫ凹凸ができる。そして＠図に示すように、基板１
１表面の全ての酸化ｊ［ＪＪをエツチング液等によって
剥離し、さらＫ（ト）図に示すように基板１１表面上Ｋ
例えばガス状のシラン化合物（旧Ｈ４） を九は四塩化
シリコン（ａｔｃ４）等とリン化合物を高温（約１１０
０℃）で分解反応させ、Ｎ１１ｌ気相成長層（エピタキ
シャル成長層）ＩＪを形成するものである。
そしてこの気相成長層１１ｆＣ所定のパターンを形成し
死後、ホウ素勢を熱拡散させｐＨ分離拡散層を形成し、
この分離領域にＮＰＮ）ツンジスタ等を形成しパイポー
ラＩＣを構成するものである。
死後、ホウ素勢を熱拡散させｐＨ分離拡散層を形成し、
この分離領域にＮＰＮ）ツンジスタ等を形成しパイポー
ラＩＣを構成するものである。
このように、パイポーラＩＣである半導体素子が形成さ
れるものであるが、上記顧造工１において、Ｎ＠気相成
長層ＩＪを形成する場合単結晶の成長速度の方向依存性
等によって、気相成長層ＩＪの表ＷｊＪＫ形成され九パ
ターンに横方向のずれが生ずる。すなわち、３１４図に
）に示すように気相成長層の成長が一部でなく傾斜した
方向となることによってパターンシフト現象、すなわち
Ｎ＋堀埋込層１１−１．１１−１領域のパターニングさ
れ丸上記第３１１（Ｃ）Ｋ示す開孔部ｘｘ、ａｘに対応
する気相成長層ＩＪの表面のパターン１５が横方向にず
れる状態が発生する。
れるものであるが、上記顧造工１において、Ｎ＠気相成
長層ＩＪを形成する場合単結晶の成長速度の方向依存性
等によって、気相成長層ＩＪの表ＷｊＪＫ形成され九パ
ターンに横方向のずれが生ずる。すなわち、３１４図に
）に示すように気相成長層の成長が一部でなく傾斜した
方向となることによってパターンシフト現象、すなわち
Ｎ＋堀埋込層１１−１．１１−１領域のパターニングさ
れ丸上記第３１１（Ｃ）Ｋ示す開孔部ｘｘ、ａｘに対応
する気相成長層ＩＪの表面のパターン１５が横方向にず
れる状態が発生する。
従って、上記ｆ埋込み層１２−１上に設けられ九パター
ン１５を仮に合せマーク、すなわち気相成長層Ｊ ｘｌ
ｔｃＰ’ｌ１分離拡散層等のパターンを形成するための
基準位置！−夕であるとし九場合、この気相成長層ＪＪ
Ｋ形成されるパターンシフトされた合せマークを基準と
してＰａ１分離拡散層１４を形成すると、菖４Ｅ＠に示
すようにずれ九位置とな夛、／堀込み層１２−２と重な
って素子分離不能等Ｏｊｌ子４Ｉ性０不良が発生し、こ
のような障害を取）除ζうとすれば、パターンシフトの
えめに素子分離間に余裕をも九せなければならないから
嵩子爾積が大暑くな〕、高集積化を妨げる欠点がある。
ン１５を仮に合せマーク、すなわち気相成長層Ｊ ｘｌ
ｔｃＰ’ｌ１分離拡散層等のパターンを形成するための
基準位置！−夕であるとし九場合、この気相成長層ＪＪ
Ｋ形成されるパターンシフトされた合せマークを基準と
してＰａ１分離拡散層１４を形成すると、菖４Ｅ＠に示
すようにずれ九位置とな夛、／堀込み層１２−２と重な
って素子分離不能等Ｏｊｌ子４Ｉ性０不良が発生し、こ
のような障害を取）除ζうとすれば、パターンシフトの
えめに素子分離間に余裕をも九せなければならないから
嵩子爾積が大暑くな〕、高集積化を妨げる欠点がある。
この発明は上記事情を鎌みてなされえものて、気相成長
層形成ニーにおいぞ、パターンの合せマー／ツバ／−ン
シ７トを防止することによりて、為精度でしかも高集積
化のＩＣを構成できる半導体素子の製造方法を提供する
ことを目的とする。
層形成ニーにおいぞ、パターンの合せマー／ツバ／−ン
シ７トを防止することによりて、為精度でしかも高集積
化のＩＣを構成できる半導体素子の製造方法を提供する
ことを目的とする。
すなわち、この発明においては多結晶シリコンの成長が
結晶の成長方向性の影響を受けない仁とを利用し、基板
表面上に所定のパターン形成がなされ死後、このパター
ン中の合せマークとして使用される区域の表面部分に、
例えば酸化シリコン（８１０ｇ）あるいは窒化シリコン
（８１ｓＮ４）のような多結晶シリコン成長の基体とな
る層を形成し、その後Ｎｇ気相成長層を成長させること
によって、合せ！−りの部分のみ多結晶シリコンを成長
させ、この結晶の成長方向性に依存しない多結晶シリコ
ンからなる合せマークによってパターンシフトを防止す
るものである。
結晶の成長方向性の影響を受けない仁とを利用し、基板
表面上に所定のパターン形成がなされ死後、このパター
ン中の合せマークとして使用される区域の表面部分に、
例えば酸化シリコン（８１０ｇ）あるいは窒化シリコン
（８１ｓＮ４）のような多結晶シリコン成長の基体とな
る層を形成し、その後Ｎｇ気相成長層を成長させること
によって、合せ！−りの部分のみ多結晶シリコンを成長
させ、この結晶の成長方向性に依存しない多結晶シリコ
ンからなる合せマークによってパターンシフトを防止す
るものである。
以下具体的に図面を参照してこの発明の一実ＪＩＩ例に
ついて説明する。
ついて説明する。
第５図囚〜に）はその１機を示すもので、■図〜（ロ）
弱までは、前記従来の工程と全く同様である。すなわち
、鏡面化されｉｐｍシリコンクエ化雰囲気中でさらされ
るととによって、表面上に酸化膜（８１０り ｘ ｒが
形成される。そしてこの酸化Ｍ［２１にホトエツチング
によって所定のパターン形成がなされ、そＯ開孔部Ｊ
Ｉｆ 、 ｘ ｚ（この実施例では開孔部１ｅを合せ！
−りとする）が形成される。との開孔部１ｇ、１１に対
応する基板１１表面領域に１／壌込み層１１１−１゜１
２−２がアンチ峰ン（８ｂ）ｔた紘砒素（ム畠）を熱拡
散（約１２００℃〜１３００℃）させることによって形
成され、さらにζｏｆ場込み層ｚｘ−ｉ、１ｓ−ｘ表面
に再度酸化膜２１が形成される。そしてこのように形成
された半導体素子の合せマーク１−の酸化膜２１表面上
に、（至）図に示すように保護膜５１、すなわち酸化膜
２１のエツチングには反応しない例えばホトレジストを
形成する。次ＫｒＪ図に示すように、基板１１表面上の
酸化Ｊｌ［２１をエツチング（例えば弗酸を用いる）勢
によって１去し、さらに合せマーク１＃の保護膜１１で
あるホトレジストを有機溶剤（レジスト剥離専用液）ま
たはガス・プラズマ（０，を含むＣＦ、のガスを用いる
）等によって除去する。そしてに）図に示すように、基
板１１９４面上に、例えばガス状のシラン化合物（８１
Ｈ４）１九は四塩化シリコン（８１Ｃｊ、）等とリン化
合物を高温（約１１００℃）で分解反応させることによ
って、Ｎｉ１ｌ気相成長層ＩＪを形成すると共に合せ！
−り１６である酸化膜２１上にポリシリコン成長層５２
を形成するものである。
弱までは、前記従来の工程と全く同様である。すなわち
、鏡面化されｉｐｍシリコンクエ化雰囲気中でさらされ
るととによって、表面上に酸化膜（８１０り ｘ ｒが
形成される。そしてこの酸化Ｍ［２１にホトエツチング
によって所定のパターン形成がなされ、そＯ開孔部Ｊ
Ｉｆ 、 ｘ ｚ（この実施例では開孔部１ｅを合せ！
−りとする）が形成される。との開孔部１ｇ、１１に対
応する基板１１表面領域に１／壌込み層１１１−１゜１
２−２がアンチ峰ン（８ｂ）ｔた紘砒素（ム畠）を熱拡
散（約１２００℃〜１３００℃）させることによって形
成され、さらにζｏｆ場込み層ｚｘ−ｉ、１ｓ−ｘ表面
に再度酸化膜２１が形成される。そしてこのように形成
された半導体素子の合せマーク１−の酸化膜２１表面上
に、（至）図に示すように保護膜５１、すなわち酸化膜
２１のエツチングには反応しない例えばホトレジストを
形成する。次ＫｒＪ図に示すように、基板１１表面上の
酸化Ｊｌ［２１をエツチング（例えば弗酸を用いる）勢
によって１去し、さらに合せマーク１＃の保護膜１１で
あるホトレジストを有機溶剤（レジスト剥離専用液）ま
たはガス・プラズマ（０，を含むＣＦ、のガスを用いる
）等によって除去する。そしてに）図に示すように、基
板１１９４面上に、例えばガス状のシラン化合物（８１
Ｈ４）１九は四塩化シリコン（８１Ｃｊ、）等とリン化
合物を高温（約１１００℃）で分解反応させることによ
って、Ｎｉ１ｌ気相成長層ＩＪを形成すると共に合せ！
−り１６である酸化膜２１上にポリシリコン成長層５２
を形成するものである。
なお、合せｗ−ｐｘｉｏｆ＠込み層１３−Ｊ表面には酸
化シリコン（ａｔＯ，）の代）に窒化シリコン（ｇｌａ
Ｎ４）膜を形成してもよい。
化シリコン（ａｔＯ，）の代）に窒化シリコン（ｇｌａ
Ｎ４）膜を形成してもよい。
このように製造される半導体素子において、パイポー９
ＩＣを構成する丸めに例えば気相成長層ＪＪＫ所定のパ
ターン形成の後、その開孔部にホウ素環を熱拡散させｐ
ｍ分離拡散層を形成する場合、上記パターン７７ト稠象
が生じない多結晶ポリシリコン成長層の合せマークを基
準位置とすることによって、Ｎ＋場込み層のパターンシ
フ）Ｋよる不都合な素子接触等の素子不良を発生させる
ことなく、ま九七の丸めの余裕面積も必要とすることな
く所定の位置にｐｍ分離拡散層を形成できるものである
。
ＩＣを構成する丸めに例えば気相成長層ＪＪＫ所定のパ
ターン形成の後、その開孔部にホウ素環を熱拡散させｐ
ｍ分離拡散層を形成する場合、上記パターン７７ト稠象
が生じない多結晶ポリシリコン成長層の合せマークを基
準位置とすることによって、Ｎ＋場込み層のパターンシ
フ）Ｋよる不都合な素子接触等の素子不良を発生させる
ことなく、ま九七の丸めの余裕面積も必要とすることな
く所定の位置にｐｍ分離拡散層を形成できるものである
。
以上詳述したように、この発ＩＮＫよれば気相成長層形
成工・程において、パターン形成の基準位置となる合せ
マーりＱＡパターンフトを防止できることによって、高
精度でしかも高集積化のＩＣを構成できる半導体素子の
製造方法を提供できる。
成工・程において、パターン形成の基準位置となる合せ
マーりＱＡパターンフトを防止できることによって、高
精度でしかも高集積化のＩＣを構成できる半導体素子の
製造方法を提供できる。
第１図■、（６）は従来の半導体素子の構造を示す斜視
図、第２図はその一部を示す平面図、第３図に）〜に）
はその製造工程を説明する図、第４図（４）、俤）も同
じ〈従来Ｏ半導体素子の構造を示す斜視図、第５図はζ
Ｏ発−の一実施例に係る半導体素子の製造工程を説明す
る図である。 １１・・・ｐｍシリコンウェハ、１１−１．１１−１・
・・Ｎ＋場込み層、ＩＪ・・・）ｉｌｌ気相成長層、１
４・・・ｐｍ分離拡散層、ＩＪ・・・パターン、１＃・
・・合せ！−り、２１・・・酸化膜、ｚｚ、ａｘ・・・
開孔部、５１・・・保膜膜、５２・Ｊポリシリコン。 出願人代理人 弁理士 鈴 江 武 彦第１図 １１３図 １２−１ １２−２ 皐４― 第 ５５１
図、第２図はその一部を示す平面図、第３図に）〜に）
はその製造工程を説明する図、第４図（４）、俤）も同
じ〈従来Ｏ半導体素子の構造を示す斜視図、第５図はζ
Ｏ発−の一実施例に係る半導体素子の製造工程を説明す
る図である。 １１・・・ｐｍシリコンウェハ、１１−１．１１−１・
・・Ｎ＋場込み層、ＩＪ・・・）ｉｌｌ気相成長層、１
４・・・ｐｍ分離拡散層、ＩＪ・・・パターン、１＃・
・・合せ！−り、２１・・・酸化膜、ｚｚ、ａｘ・・・
開孔部、５１・・・保膜膜、５２・Ｊポリシリコン。 出願人代理人 弁理士 鈴 江 武 彦第１図 １１３図 １２−１ １２−２ 皐４― 第 ５５１
Claims (4)
- （１）半導体基板の表面上に気相成長層を形成する以前
Ｋ、表面上の合せマークとして使用する区域の表面部分
に多結晶成長層の基体となる層を形成し丸後、上記基板
表面上に気相成長層を形成する仁とによシ上記合せマー
クとして使用する区域のみ多結晶成長層を形成すること
を特徴とする半導体素子の製造方法。 - （２）上記基体となる層は酸化シリコンであることを特
徴とする特許請求の範囲籐１項記載の半導体素子の製造
方法。 - （３）上記基体となる層は窒化シリコンであることを特
徴とする特許請求の範囲１ｓ１項記載の半導体素子の製
造方法。 - （４）上記多結晶成長層は、ポリシリコン成長層である
ことを特徴とする特許請求の範ｉ８！第１項記載の半導
体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10242681A JPS584965A (ja) | 1981-07-01 | 1981-07-01 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10242681A JPS584965A (ja) | 1981-07-01 | 1981-07-01 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS584965A true JPS584965A (ja) | 1983-01-12 |
Family
ID=14327125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10242681A Pending JPS584965A (ja) | 1981-07-01 | 1981-07-01 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS584965A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6596604B1 (en) * | 2002-07-22 | 2003-07-22 | Atmel Corporation | Method of preventing shift of alignment marks during rapid thermal processing |
-
1981
- 1981-07-01 JP JP10242681A patent/JPS584965A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6596604B1 (en) * | 2002-07-22 | 2003-07-22 | Atmel Corporation | Method of preventing shift of alignment marks during rapid thermal processing |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4233091A (en) | Method of manufacturing semiconductor devices having improved alignment marks | |
| US4046606A (en) | Simultaneous location of areas having different conductivities | |
| US4624047A (en) | Fabrication process for a dielectric isolated complementary integrated circuit | |
| KR940009361B1 (ko) | 복합형 직접회로소자 | |
| US4338620A (en) | Semiconductor devices having improved alignment marks | |
| EP0174986B1 (en) | Process for forming and locating buried layers | |
| US4131497A (en) | Method of manufacturing self-aligned semiconductor devices | |
| JPH04171979A (ja) | 半導体装置およびその製造方法 | |
| JPS584965A (ja) | 半導体素子の製造方法 | |
| JPS60149149A (ja) | 半導体装置の製造方法 | |
| EP0028655A1 (en) | Method of fabricating semiconductor device | |
| US5814552A (en) | High step process for manufacturing alignment marks for twin-well integrated circuit devices | |
| JPS5933271B2 (ja) | 半導体装置の製造方法 | |
| JPS60128633A (ja) | 半導体装置ならびにその製造方法 | |
| JPH05275694A (ja) | 半導体集積回路装置 | |
| KR100455694B1 (ko) | 횡방향 트랜지스터 및 그 제조 방법 | |
| JPH04216651A (ja) | 半導体装置の製造方法 | |
| JP2773905B2 (ja) | 半導体装置の製造方法 | |
| JPH03163830A (ja) | 半導体装置の製造方法 | |
| JPS5947756A (ja) | 半導体抵抗素子の製造法 | |
| JPH01173755A (ja) | 半導体装置の製造方法 | |
| JPH03149849A (ja) | 半導体装置の製造方法 | |
| JPS60119744A (ja) | 素子分離領域およびその形成方法 | |
| JPH01241868A (ja) | 半導体装置 | |
| JPH04324922A (ja) | 半導体装置とその製造方法 |