JPS5848862B2 - 入出力回路 - Google Patents

Description

【発明の詳細な説明】 この発明は集積回路等に使用して好ましい入出力回路に
関する。

集積回路が大規模化して来ると、その検査が極めて困難
になり、高価なＩＣデスク、高度なテストプログラム開
発技術を必要とする。

一方大規模回路を適当な機能ブロックに分割し、規模の
小さい各機能ブロック毎に検査可能とすることにより全
体の大規模回路のテスト工数を大巾に削減する検査方法
が知られている。

この場合、各機能ブロック間の信号機は、前段の機能ブ
ロックから見れば出力線に相当し、後段の機能ブロック
から見れば入力線に相当するので各機能ブロックの検査
用端子は入出力兼用の双方向性の入出力回路を必要とす
る。

しかし従来このような目的には入力用と出力用との２個
の転送ゲートで信号線を切換える回路を使用していた。

この場合、多数のゲート用信号線や電源線を必要とする
ばかりか回路も複雑となる欠点を有していた。

この発明の目的はゲート用信号線を不要にし、電源線を
少なくした簡単にして双方向特性を有する入出力回路を
提供することにある。

この発明の他の目的はＩＣ各機能ブロック本来の動作を
妨げないように出力モードでは軽い負荷であり、入力モ
ードでは低インピーダンスなドライバとして動作する入
出力回路を提供することにある。

この発明の入出力回路によればドレイン端子を電源にゲ
ート端子を第１の端子に、ソース端子を第２の端子に接
続した第１のトランジスタと、ドレインおよびゲート端
子を第２の端子に、ソース端子を第１の端子に接続した
第２のトランジスタと、ドレインおよびゲート端子を第
１の端子に、ソース端子を第２の端子に接続した第３の
トランジスタで構或された入出力回路が得られる。

以下図面を参照して説明する。

第１図は公知の入出力回路であって、端子１は集積回路
内部の機能ブロック間を接続する使号線に接続され、端
子２はボンデイングパッドかう集積回路外部への信号線
に接続される。

集積回路内部の信号を外部へとりだすときはＯＵＴ信号
によりトランジスタＱ。

のゲートが開き端子１の入力信号をセンサで増巾して、
端子２に出力する。

集積回路外部から入力したい場合はＩＮ信号によりトラ
ンジスタＱ０が導通し、端子２の外部信号をドライバで
増巾して端子１に出力する。

このように公知の入出力回路は、入出力端子の他に制御
信号が必要で、ふつうはさらにドライバセンサに電源線
、接地線が必要となり大規模な回路を必要とした。

第２図はこの発明の一実施例を示し端子１は集積回路内
部の各機能ブロック間配線に接続される端子であり、端
子２は検査用入出力パッドを介して外部端子に接続され
る端子である。

以下トランジスタとしてｎチャネルｍｏｓを使用するこ
とを仮定する。

トランジスタＱ１は出力モードで使用され、ゲ゛ート端
子が端子１に接続され、ドレインが電源（トランジスタ
をｎチャネルＭＯＳトランジスタとするとき、たとえば
＋５Ｖ）に接続され、ソースは端子２に接続されている
。

トランジスタＱ１はゲー、ト面積（幅×長さ）として比
較的小さい方が好ましく、Ｑ，のゲート幅が小さくかつ
、出力モードではソースフォロアとなるので、端子１か
らみた負荷は軽く、ＶＤＤを５■とした時、端子２を例
えばＩＯＯＫΩの抵抗を介して接地し、端子１へＶ，な
る電圧を入力した場合、端子２には出力として電圧■２
が得られる。

トランジスタＱ２およびＱ３は入カモードで使用される
が、Ｑ２はドレインとゲートを端子２にソースを端子１
に接続して、端子２に約７■を印加して高レベル信号（
＋５Ｖ）を端子１に出力するのに使用しＱ３はドレイン
とゲートを端子１に接続しソースを端子２に接続し、端
子２に約一２■を印加して低レベル信号（ＯＶ）を端子
１に出力するのに使用する。

トランジスタＱ２，Ｑ３は端子１，２に関して互に逆方
向に接続されており、内部信号の駆動回路の状態とは無
関係に外部から信号を供給するために十分な駆動能力を
必要とするが、トランジスタのゲート幅を特に大きくす
る必要はなく外部電源の振巾（たとえば＋７■と−２Ｖ
；＋８Ｖと−３ｖなど低電圧側が基板バイアス電圧より
低くならない範囲）を大きくして”■”Ｏ”パターンを
発生することが可能である。

尚、ドレイン（ゲート）とソース間電圧ＶＤＳに対する
ドレイン電流■の特性例を第４図に示す。

端子１と２の間には上述の３ヶのトランジスタが接続さ
れているが、それぞれの主要な役割は独立しており、且
つ、他のトランジスタの動作をまったく妨害しないので
極めて便利な入出力回路を構或している。

すなわち出力モードにおいてはトランジスタＱ１が端子
２をハイレベルに持ちあげる際にトランジスタＱ２がそ
の動作を補助し、トランジスタＱ３は高インピーダンス
状態となって、その動作を妨害しない。

また端子２から高レベル入力を駆動するときはトランジ
スタＱ２が動作し、トランジスタＱ１とＱ３は高インピ
ーダンス状態となって、トランジスタＱ２を妨害しない
。

また端子２から低レベル入力を駆動するときはトランジ
スタＱ３が動作し、トランジスタＱ２は高インピーダン
ス状態となりまたトランジスタＱ１はゲート・ソース間
電圧が閾値電圧分だけ印加されるので、若干の妨害電流
を生じるが無視しうる程小さく本来の動作には影響しな
い。

さらに、この入出力回路は入出力端子の他電源線１本を
必要とするだけの簡単な回路であり、シリコン・チップ
上に大きな面積を占有しない。

本実施例ではトランジスタＱ，に接続される電源線をド
レイン電圧ＶＤＤとしたが、接地線に接続しても本発明
が実施できることは明らかである。

この場合、端子２から高レベル信号をドライブする時に
トランジスタＱ，が接地されるので、トランジスタＱ２
のゲート巾を十分大きくする必要があるがＶＤＤ線が使
用する回路の近くにない場合に代用できる。

以上説明したようにこの発明は大規模集積回路の内部信
号線に簡単な回路を附加するだけで必要にして且十分な
性能を有する入出力回路を提供するもので、検査効率を
向上し、実用に供してはなはだ効果がある。

【図面の簡単な説明】

第１図は従来公知の入出力回路のブロック図、第２図は
この発明の一実施例である入出力回路を示す。 第３図は第２図の端子２を抵抗を介して接地したときの
ｖ１−ｖ２特性。 第４図はトランジスタＱ２ （ Ｑｓ ）の電流特性を
示す。 図において、端子１は第１の端子、端子２は第２の端子
、Ｑ１，Ｑ２ ，Ｑｓはトランジスタである。

Claims (1)

【特許請求の範囲】
1. １ ドレイン端子を電源にゲート端子を第１の端子にソ
   ース端子を第２の端子に接続した第１のトランジスタ、
   ドレインおよびゲート端子を第２の端子にソース端子を
   第１の端子に接続した第２のトランジスタ、ドレインお
   よびゲート端子を第１の端子に、ソース端子を第２の端
   子に接続した第３のトランジスタを含み、第１の端子を
   被検査回路へ接続し、第２の端子を検査装置へ接続し、
   検査信号を入出力することを特徴とした入出力回路。