JPS5846795B2 - 半導体記憶回路 - Google Patents
半導体記憶回路Info
- Publication number
- JPS5846795B2 JPS5846795B2 JP51024753A JP2475376A JPS5846795B2 JP S5846795 B2 JPS5846795 B2 JP S5846795B2 JP 51024753 A JP51024753 A JP 51024753A JP 2475376 A JP2475376 A JP 2475376A JP S5846795 B2 JPS5846795 B2 JP S5846795B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- channel
- line
- output line
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は絶縁ゲート型電界効果トランジスタ（Ｉｎ５ｕ
ｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ
Ｔ ｒａｎｓｉ ５ｔｏｒ略してＩＧＦＥＴ）を用いた
半導体記憶回路に係わり、特にＰチャネル型ＩＧＦＥＴ
及Ｎチャネル型ＩＧＦＥＴを同一半導体ウェハに作成す
る相補型メモリセルに関するものである。
ｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ
Ｔ ｒａｎｓｉ ５ｔｏｒ略してＩＧＦＥＴ）を用いた
半導体記憶回路に係わり、特にＰチャネル型ＩＧＦＥＴ
及Ｎチャネル型ＩＧＦＥＴを同一半導体ウェハに作成す
る相補型メモリセルに関するものである。
一般に半導体で形成されたランダム・アクセス・メモ！
Ｊ（ＲＡＭ）には、製造技術上から分類すれば、Ｎチャ
ネル型、Ｐチャネル型、相補型に分けられ、回路構成上
から分類すれば、ダイナミック型、スタティック型に分
けることができる。
Ｊ（ＲＡＭ）には、製造技術上から分類すれば、Ｎチャ
ネル型、Ｐチャネル型、相補型に分けられ、回路構成上
から分類すれば、ダイナミック型、スタティック型に分
けることができる。
これらはそれぞれ特徴をもっており、例えばＮチャネル
型ダイナミックＲＡＭは高密度、高速化が要求される分
野で用いられ、ＮチャネルスタティックＲＡＭは小規模
、簡便、安価であることが要求される分野で用いられる
。
型ダイナミックＲＡＭは高密度、高速化が要求される分
野で用いられ、ＮチャネルスタティックＲＡＭは小規模
、簡便、安価であることが要求される分野で用いられる
。
ところで、近年超低消費電力であることを用いて、静止
時の電源供給をバッテリーに置換え、これにより一種の
不揮発性ＲＡＭとしての応用分野を開拓した相補型スタ
ティックＲＡＭも実用化され始めている。
時の電源供給をバッテリーに置換え、これにより一種の
不揮発性ＲＡＭとしての応用分野を開拓した相補型スタ
ティックＲＡＭも実用化され始めている。
従来の相補型スタティックＲＡＭのメモリセルは、その
殆んどが第１図で示すような６トランジスタ構成のもの
を用いている。
殆んどが第１図で示すような６トランジスタ構成のもの
を用いている。
即ちＰチャネル型トランジスタＱ１ とＮチャネル型ト
ランジスタＱ２、及びＰチャネル型トランジスタＱ３と
Ｎチャネル型トランジスタＱ４でそれぞれ相補型インバ
ータ回路を形成し、互いにそのＰチャネル型、Ｎチャネ
ル型トランジスタのドレイン接続点Ｎ１゜Ｎ２を他のイ
ンバータのゲート入力に接続していわゆるフリップフロ
ップ回路を形成し、各インバタのドレイン接続点Ｎ１．
Ｎ２と入出力線りい入出力線Ｌ２（読出し及び書込みモ
ードでＬｌ と補元関係）との間にＮチャネル型トラン
ジスタＱ５゜Ｑ６をそれぞれトランスファゲートとして
接続し、行選択線をトランジスタＱ５．Ｑ６のゲート入
力に接続し、これらトランジスタのオン、オフ動作によ
りメモリセルの情報即ち接続点Ｎ１．Ｎ２のＩｆ Ｉ
ＩｔＩ＋ （） ＩＩを入出力線Ｌ１、入出力線Ｌ２に
読出すものである。
ランジスタＱ２、及びＰチャネル型トランジスタＱ３と
Ｎチャネル型トランジスタＱ４でそれぞれ相補型インバ
ータ回路を形成し、互いにそのＰチャネル型、Ｎチャネ
ル型トランジスタのドレイン接続点Ｎ１゜Ｎ２を他のイ
ンバータのゲート入力に接続していわゆるフリップフロ
ップ回路を形成し、各インバタのドレイン接続点Ｎ１．
Ｎ２と入出力線りい入出力線Ｌ２（読出し及び書込みモ
ードでＬｌ と補元関係）との間にＮチャネル型トラン
ジスタＱ５゜Ｑ６をそれぞれトランスファゲートとして
接続し、行選択線をトランジスタＱ５．Ｑ６のゲート入
力に接続し、これらトランジスタのオン、オフ動作によ
りメモリセルの情報即ち接続点Ｎ１．Ｎ２のＩｆ Ｉ
ＩｔＩ＋ （） ＩＩを入出力線Ｌ１、入出力線Ｌ２に
読出すものである。
第２図は上記従来のメモリセルを用いた場合の書込み、
読出し動作を説明するためのものである。
読出し動作を説明するためのものである。
即ち入出力線Ｌ１、入出力線Ｌ２は、ゲート入力に列選
択線Ｌ４が接続されたＮチャネル型トランジスタＱ１□
、Ｑ１□を経てそれぞれ入出力母線Ｌ６、入出力母線Ｌ
７に接続される。
択線Ｌ４が接続されたＮチャネル型トランジスタＱ１□
、Ｑ１□を経てそれぞれ入出力母線Ｌ６、入出力母線Ｌ
７に接続される。
入出力線Ｌ１、入出力線Ｌ２はそれぞれ２つのＰチャネ
ル型トランジスタＱ７．Ｑｏ、及びＱ３ 、Ｑｔｏを介
して高電源ＶＤＤ に接続され、このうちトランジスタ
Ｑ９゜ＱＩＯのゲート入力は低電源ＶＳＳ に接続され
ていわゆる負荷トランジスタ動作を、またトランジスタ
Ｑ７．Ｑ８のゲート入力は本ＲＡＭを形成する半導体チ
ップの選択線Ｌ５に接続され、これによりチップ非選択
時に入出力線Ｌ１、入出力線Ｌ２を充電（プリチャージ
）し、次の読出しサイクルでメモリセルの情報が反転す
るのを防いでいる。
ル型トランジスタＱ７．Ｑｏ、及びＱ３ 、Ｑｔｏを介
して高電源ＶＤＤ に接続され、このうちトランジスタ
Ｑ９゜ＱＩＯのゲート入力は低電源ＶＳＳ に接続され
ていわゆる負荷トランジスタ動作を、またトランジスタ
Ｑ７．Ｑ８のゲート入力は本ＲＡＭを形成する半導体チ
ップの選択線Ｌ５に接続され、これによりチップ非選択
時に入出力線Ｌ１、入出力線Ｌ２を充電（プリチャージ
）し、次の読出しサイクルでメモリセルの情報が反転す
るのを防いでいる。
周知のように相補型スタティックＲＡＭのメモリセルで
は、フリップフロップに接続される２つのトランスファ
ゲート（トランジスタＱ５．Ｑ６に相当）をＮチャンネ
ル型ＩＧＦＥＴで構成した場合には、入出力線Ｌ１、入
出力線Ｌ２のうちのどちらかをＩＩ ＯＩｔレベルにす
ることによってメモリセルへＩＩ ＯＩ＋書込みを行な
い、上記トランスファゲートをＰチャネル型ＩＧＦＥＴ
で構成した場合には、入出力線Ｌ１、入出力線Ｌ２のう
ちのどちらかをＩｆ Ｉ Ｉ＋レベルにすることにより
、メモリセルへＩｔ Ｉ ＩＩ書き込みを行なう。
は、フリップフロップに接続される２つのトランスファ
ゲート（トランジスタＱ５．Ｑ６に相当）をＮチャンネ
ル型ＩＧＦＥＴで構成した場合には、入出力線Ｌ１、入
出力線Ｌ２のうちのどちらかをＩＩ ＯＩｔレベルにす
ることによってメモリセルへＩＩ ＯＩ＋書込みを行な
い、上記トランスファゲートをＰチャネル型ＩＧＦＥＴ
で構成した場合には、入出力線Ｌ１、入出力線Ｌ２のう
ちのどちらかをＩｆ Ｉ Ｉ＋レベルにすることにより
、メモリセルへＩｔ Ｉ ＩＩ書き込みを行なう。
従ってトランスファゲートをＮチャネル型で構成した場
合には、チップ非選択時に人出力線Ｌ１、入出力線Ｌ２
をＩｆ Ｉ ＩＩレベルにプリチャージしておけば、ま
たトランスファゲートをＰチャネル型で構成した場合に
は、論理Ｉｆ □ Ｉｆレベルにプリチャージしておけ
ば、次のサイクルでの読出し動作でセルの情報が誤って
反転することはない。
合には、チップ非選択時に人出力線Ｌ１、入出力線Ｌ２
をＩｆ Ｉ ＩＩレベルにプリチャージしておけば、ま
たトランスファゲートをＰチャネル型で構成した場合に
は、論理Ｉｆ □ Ｉｆレベルにプリチャージしておけ
ば、次のサイクルでの読出し動作でセルの情報が誤って
反転することはない。
第２図はトランスファゲートをＮチャネル型で構成した
場合の例であるが、上述したようにこれをＰチャネル型
で構成すると、入出力線Ｌ１、入出力線Ｌ２を論理“０
“°レベルにプリチャージする必要があり、それに伴な
い第２図におけるＰチャネル型トランジスタＱ？ 、Ｑ
ｓ 、Ｑ９ 、Ｑｔ。
場合の例であるが、上述したようにこれをＰチャネル型
で構成すると、入出力線Ｌ１、入出力線Ｌ２を論理“０
“°レベルにプリチャージする必要があり、それに伴な
い第２図におけるＰチャネル型トランジスタＱ？ 、Ｑ
ｓ 、Ｑ９ 、Ｑｔ。
はＮチャネル型に、Ｎチャネル型トランジスタＱ１、。
Ｑ１□はＰチャネル型トランジスタに変わるが、メモリ
機構の本質は何ら変わるものではない。
機構の本質は何ら変わるものではない。
ところで、上記のようなメモリセルでは、人出力線の電
圧検出（センス）を行なわなければならないが、入出力
線Ｌ１．Ｌ２の両方のセンスを行なうのであるが、まず
これらのうちの片側のみ例えば入出力線Ｌ１がセンスを
行なう場合を考える。
圧検出（センス）を行なわなければならないが、入出力
線Ｌ１．Ｌ２の両方のセンスを行なうのであるが、まず
これらのうちの片側のみ例えば入出力線Ｌ１がセンスを
行なう場合を考える。
この場合アクセス時間を上げようとする（高速化）際、
メモリセルの各ＩＧＦＥＴのコンダクタンスｇｍを上げ
る必要がある。
メモリセルの各ＩＧＦＥＴのコンダクタンスｇｍを上げ
る必要がある。
即ちデータ読込みに関してはトランジスタＱ２．Ｑ５の
ｇｍを上げ、データ書込みに関してはトランジスタＱ１
のｇｍを上げないといけない。
ｇｍを上げ、データ書込みに関してはトランジスタＱ１
のｇｍを上げないといけない。
また逆側の入出力線例えばＬ２のセンスを考えても同様
であり、従ってトランジスタＱ３ 、Ｑ４ 、Ｑａのｇ
ｍを上げなげればならない。
であり、従ってトランジスタＱ３ 、Ｑ４ 、Ｑａのｇ
ｍを上げなげればならない。
このような問題の生じる原因は、読み書き共通の入出力
線Ｌ１、入出力線Ｌ２を用いていることに起因するもの
である。
線Ｌ１、入出力線Ｌ２を用いていることに起因するもの
である。
本発明は上記実情に鑑みてなされたもので、メモリセル
をＰチャネル及びＮチャネル型ＩＧＦＥＴを用いた相補
スタティック型としたものにおいて読み出し、書き込み
を別々に行なうことにより、チップ占有面積を増すこと
なしに高速動作が行ない得る半導体記憶回路を提供しよ
うとするものである。
をＰチャネル及びＮチャネル型ＩＧＦＥＴを用いた相補
スタティック型としたものにおいて読み出し、書き込み
を別々に行なうことにより、チップ占有面積を増すこと
なしに高速動作が行ない得る半導体記憶回路を提供しよ
うとするものである。
以下図面を参照して本発明の一実施例を説明する。
第３図は同実施例のメモリセルを示す回路図である。
図示された如くＰチャネル型トランジスタＱ２１とＮチ
ャネル型トランジスタＱ２□、及びＰチャネル型トラン
ジスタＱ２３とＮチャネル型トランジスタＱ２４でそれ
ぞれ相補型インバータ回路を形成し、互いにそのＰチャ
ネル型、Ｎチャネル型トランジスタのドレイン接続点Ｎ
２０．Ｎ２□を他のインバータのゲート入力に接続して
いわゆるフリップフロップ回路を形成し、インバータの
ドレイン接続点Ｎ２１と入出力線Ｌ２１との間にＮチャ
ネル型トランジスタＱ２５をトランスファゲートとして
接続し、接続点Ｎ２□をトランスファゲートＱ２６、書
込み用トランジスタＱ３３を介して低直流電源ＶＳＳ
に接続し、書込み用トランジスタＱ３３のゲート入力を
書込み専用線Ｌ２□に接続し、トランスフアゲ−） Ｑ
２５ 、Ｑ２６のゲート入力を行選択線Ｌ２３に接続し
た構成になっている。
ャネル型トランジスタＱ２□、及びＰチャネル型トラン
ジスタＱ２３とＮチャネル型トランジスタＱ２４でそれ
ぞれ相補型インバータ回路を形成し、互いにそのＰチャ
ネル型、Ｎチャネル型トランジスタのドレイン接続点Ｎ
２０．Ｎ２□を他のインバータのゲート入力に接続して
いわゆるフリップフロップ回路を形成し、インバータの
ドレイン接続点Ｎ２１と入出力線Ｌ２１との間にＮチャ
ネル型トランジスタＱ２５をトランスファゲートとして
接続し、接続点Ｎ２□をトランスファゲートＱ２６、書
込み用トランジスタＱ３３を介して低直流電源ＶＳＳ
に接続し、書込み用トランジスタＱ３３のゲート入力を
書込み専用線Ｌ２□に接続し、トランスフアゲ−） Ｑ
２５ 、Ｑ２６のゲート入力を行選択線Ｌ２３に接続し
た構成になっている。
第４図は上記構成でなるメモリセルを用いた場合の書込
み、読出し動作を説明するためのものである。
み、読出し動作を説明するためのものである。
即ち入出力線Ｌ２□の一端はＰチャネル型トランジスタ
Ｑ２９ ｔ Ｑ２□を介して高電源ＶＤＤ に接続され
、このトランジスタＱ２７ 、Ｑ２９のゲート入力はそ
れぞれ低電源ｖｓｓ、チップ選択線Ｌ２５に接続され、
入出力線Ｌ２□の他端はＮチャネル型トランジスタＱ３
１を介して入出力母線Ｌ２□に接続されている。
Ｑ２９ ｔ Ｑ２□を介して高電源ＶＤＤ に接続され
、このトランジスタＱ２７ 、Ｑ２９のゲート入力はそ
れぞれ低電源ｖｓｓ、チップ選択線Ｌ２５に接続され、
入出力線Ｌ２□の他端はＮチャネル型トランジスタＱ３
１を介して入出力母線Ｌ２□に接続されている。
また入力専用線Ｌ２□の一端はＮチャネル型トランジス
タＱ２８ 、Ｑａｏを介して低電源ＶＳＳ に接続さ
れ、このトランジスタＱ２８ 、Ｑ３０のゲート入力は
それぞれチップ選択線Ｌ’２５（選択線Ｌ２５と補元関
係）、高電源ＶＤＤ に接続され、入力専用線Ｌ２□の
他端はＰチャネル型トランジスタＱ３３ 、Ｑ３２を直
列に介して入出力母線Ｌ２７に接続される。
タＱ２８ 、Ｑａｏを介して低電源ＶＳＳ に接続さ
れ、このトランジスタＱ２８ 、Ｑ３０のゲート入力は
それぞれチップ選択線Ｌ’２５（選択線Ｌ２５と補元関
係）、高電源ＶＤＤ に接続され、入力専用線Ｌ２□の
他端はＰチャネル型トランジスタＱ３３ 、Ｑ３２を直
列に介して入出力母線Ｌ２７に接続される。
上記Ｎチャネル型トランジスタＱ３１のゲート入力には
列選択線Ｌ２４が接続され、Ｐチャネル型トランジスタ
Ｑ３□のゲート入力には列選択線Ｌ２４’（列選択線Ｌ
２４と補元関係）に接続され、トランジスタＱ３３のゲ
ート入力には１１読出し信号子チップ選択信号１！が供
給されるようになっている。
列選択線Ｌ２４が接続され、Ｐチャネル型トランジスタ
Ｑ３□のゲート入力には列選択線Ｌ２４’（列選択線Ｌ
２４と補元関係）に接続され、トランジスタＱ３３のゲ
ート入力には１１読出し信号子チップ選択信号１！が供
給されるようになっている。
勿論本回路においても従来例と同様で、片側ビットライ
ンのセンス方式例えば入出力線Ｌ２１のみの電圧センス
を行なうようにしている。
ンのセンス方式例えば入出力線Ｌ２１のみの電圧センス
を行なうようにしている。
上記のように構成されたメモリセルにおいては、入力専
用線Ｌ２°は通常論理ＩＩ ＯＩｔレベルにしておいて
Ｎチャネル型トランジスタＱ３３をカットオフ状態とし
ておき、また列選択がなされて列選択線Ｌ′２４が論’
Ｊｌ ” Ｏ”レベルとなり、かつ読出し信号及びチッ
プ選択信号がそれぞれ論理ＩＩ ＯＩｔレベルとなった
時Ｐチャネル型トランジスタＱ３□、Ｑ３３をオン状態
として、アクセス状態になると入出力母線Ｌ２□のデー
タを入力データとして入力専用線Ｌ２□に読込む。
用線Ｌ２°は通常論理ＩＩ ＯＩｔレベルにしておいて
Ｎチャネル型トランジスタＱ３３をカットオフ状態とし
ておき、また列選択がなされて列選択線Ｌ′２４が論’
Ｊｌ ” Ｏ”レベルとなり、かつ読出し信号及びチッ
プ選択信号がそれぞれ論理ＩＩ ＯＩｔレベルとなった
時Ｐチャネル型トランジスタＱ３□、Ｑ３３をオン状態
として、アクセス状態になると入出力母線Ｌ２□のデー
タを入力データとして入力専用線Ｌ２□に読込む。
そしてこの読込んだデータが論理ＩＩ Ｉ Ｉｆレベル
の場合のみＮチャネル型トランジスタＱ３３がオンし、
情報ＩＩ ＯＩ＋がメモリセル中に書込まれるものであ
る。
の場合のみＮチャネル型トランジスタＱ３３がオンし、
情報ＩＩ ＯＩ＋がメモリセル中に書込まれるものであ
る。
これとは逆の情報をメモリセル中に書込む場合は、入出
力線Ｌ２□を用い、前述の従来例と同一の機構でデータ
書込みを行なう。
力線Ｌ２□を用い、前述の従来例と同一の機構でデータ
書込みを行なう。
またデータ読出しにおいては、やはり入出力線Ｌ２１を
用いるので、原理的には前記従来例と・同様の機構でデ
ータ書込みが行なわれるものである。
用いるので、原理的には前記従来例と・同様の機構でデ
ータ書込みが行なわれるものである。
上記のような構成及び動作を有したメモリセルにあって
は、データ読出しの場合には、Ｎチャネル型トランジス
タＱ２５ ＋ Ｑ２２のコンダクタンスｇｍを上げて従
来例の場合と同様にアクセス時間のスピードアップをは
がればよ（、また書込みの場合には、人力専用線Ｌ２□
を用い、入出力線Ｌ２、はデータ書込みに関与しており
、トランジスタＱ２□のｇｍは上げる必要があるが、ト
ランジスタＱ２３ ＋ Ｑ２４は読出し及び書込みのス
ピードには関与しないため、そのｇｍも上げる必要がな
くなるので、アクセス時間のスピードアップ化に対する
半導体チップ面積の増大を押えることができるものであ
る。
は、データ読出しの場合には、Ｎチャネル型トランジス
タＱ２５ ＋ Ｑ２２のコンダクタンスｇｍを上げて従
来例の場合と同様にアクセス時間のスピードアップをは
がればよ（、また書込みの場合には、人力専用線Ｌ２□
を用い、入出力線Ｌ２、はデータ書込みに関与しており
、トランジスタＱ２□のｇｍは上げる必要があるが、ト
ランジスタＱ２３ ＋ Ｑ２４は読出し及び書込みのス
ピードには関与しないため、そのｇｍも上げる必要がな
くなるので、アクセス時間のスピードアップ化に対する
半導体チップ面積の増大を押えることができるものであ
る。
第５図、第６図は本発明の他の実施例を示す。
これは、前実施例におけるＩＧＦＥＴのチャネル型を逆
にした場合の例であり、これは前実施例の第３図、第４
図にそのま工対応するから、対応する部分には同一符号
を用いこれにダッシュを付して説明を省略する。
にした場合の例であり、これは前実施例の第３図、第４
図にそのま工対応するから、対応する部分には同一符号
を用いこれにダッシュを付して説明を省略する。
以上説明した如く本発明によれば、書込み専用回路を用
い、データ読出し系に関係なく書込みが行なえるように
したので、半導体チップの占有面積を増加させることな
しにアクセス時間の短縮化がはかれる半導体記憶回路が
提供できるものである。
い、データ読出し系に関係なく書込みが行なえるように
したので、半導体チップの占有面積を増加させることな
しにアクセス時間の短縮化がはかれる半導体記憶回路が
提供できるものである。
第１図は従来のメモリセルを示す回路図、第２図は同メ
モリセル及びその周辺回路を示す回路図、第３図は本発
明の一実施例に係わるメモリセルの回路図、第４図は同
メモリセル及びその周辺回路を示す回路図、第５図は本
発明の他の実施例に係わるメモリセルの回路図、第６図
は同メモリセル及びその周辺回路を示す回路図である。 Ｑ２１ 、Ｑ２３ ｔ Ｑ２□、Ｑ１０ 、Ｑ３２ ｔ
Ｑ３３・・°・・°Ｐチャネル形Ｉ Ｇ Ｆ Ｅ Ｔ
、 Ｑ２□、Ｑ２４〜Ｑ２６ ｔ Ｑ２８ 。 Ｑ３０ ｙ Ｑａｔ 、Ｑ３３”””Ｎチャネル型ＩＧ
ＦＥＴ、ＶＤＤｊＶＳＳ・・・・・・直流電源、Ｌ２１
・・・・・・入出力線、Ｌ２２・・・・・・入力専用線
、Ｌ２３・・・・・・行選択線。
モリセル及びその周辺回路を示す回路図、第３図は本発
明の一実施例に係わるメモリセルの回路図、第４図は同
メモリセル及びその周辺回路を示す回路図、第５図は本
発明の他の実施例に係わるメモリセルの回路図、第６図
は同メモリセル及びその周辺回路を示す回路図である。 Ｑ２１ 、Ｑ２３ ｔ Ｑ２□、Ｑ１０ 、Ｑ３２ ｔ
Ｑ３３・・°・・°Ｐチャネル形Ｉ Ｇ Ｆ Ｅ Ｔ
、 Ｑ２□、Ｑ２４〜Ｑ２６ ｔ Ｑ２８ 。 Ｑ３０ ｙ Ｑａｔ 、Ｑ３３”””Ｎチャネル型ＩＧ
ＦＥＴ、ＶＤＤｊＶＳＳ・・・・・・直流電源、Ｌ２１
・・・・・・入出力線、Ｌ２２・・・・・・入力専用線
、Ｌ２３・・・・・・行選択線。
Claims (1)
- １ 一方のチャネル型ＩＧＦＥＴと他方のチャネルＷＩ
ＧＦＥＴを直列接続してなる一対のインバータ回路にお
いて一方及び他方のインバータ回路の入力部と他方及び
一方のインバータ回路の出力部とを接続することにより
フリップフロップ回路を形成し、前記一方のインバータ
回路の出力部をトランスファーゲートを介して入出力線
に接続すると共に、他方のインバータ回路の出力部を、
トランスファーゲートを介しかつ入力専用線がゲート入
力に接続される書込み用ＩＧＦＥＴを介して書込みたい
データレベル側の電源に接続し、書込みモードの時に前
記書込み用ＩＧＦＥＴが導通するようなゲート電圧を前
記入力専用線に供給するための回路を該入力専用線に設
けたことを特徴とする半導体記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51024753A JPS5846795B2 (ja) | 1976-03-08 | 1976-03-08 | 半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51024753A JPS5846795B2 (ja) | 1976-03-08 | 1976-03-08 | 半導体記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52107737A JPS52107737A (en) | 1977-09-09 |
| JPS5846795B2 true JPS5846795B2 (ja) | 1983-10-18 |
Family
ID=12146893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51024753A Expired JPS5846795B2 (ja) | 1976-03-08 | 1976-03-08 | 半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5846795B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS626491A (ja) * | 1985-07-01 | 1987-01-13 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
-
1976
- 1976-03-08 JP JP51024753A patent/JPS5846795B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52107737A (en) | 1977-09-09 |
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