JPS5846637A - 反応性イオンエツチング方法 - Google Patents

反応性イオンエツチング方法

Info

Publication number
JPS5846637A
JPS5846637A JP14379481A JP14379481A JPS5846637A JP S5846637 A JPS5846637 A JP S5846637A JP 14379481 A JP14379481 A JP 14379481A JP 14379481 A JP14379481 A JP 14379481A JP S5846637 A JPS5846637 A JP S5846637A
Authority
JP
Japan
Prior art keywords
gas
reactive ion
ion etching
etching
cathode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP14379481A
Other languages
English (en)
Inventor
Hiroshi Takeuchi
寛 竹内
Masahiro Shibagaki
柴垣　正弘
Toru Watanabe
徹 渡辺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Tokyo Shibaura Electric Co Ltd filed Critical Toshiba Corp
Priority to JP14379481A priority Critical patent/JPS5846637A/ja
Publication of JPS5846637A publication Critical patent/JPS5846637A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は牛導体装置等の製造方法特にパターン形成方法
ＫｅＩｌする。
蛾近半導体装置のパターン形成プロセスにおいて反応性
イオンを用いたエツチング技術が注目を浴びている。例
えば被エツチング物が設置されるステージ（電極）に高
周波電力を印加することにより、加工富内に導入された
減圧状態の反応性ガスをグツ−放電による低温プラズマ
を発生させる。
ζの時このｍｌｉＩＩＩ波電力の印放電力九電極にはプ
ラズマ放電によ夛生じた電子とイオンの易動度の差に基
づき電位が降下し負の自己バイアスを生じる。
この亀の自己バイアスは陰極降下電圧と呼ばれ接電電位
から計測してＶｄｃで示される。
エッチャントとなる低温プラズマ中の正イオンは前記Ｖ
ｄｃにより加速されて被加工物表面を照射し、ζれと反
心してガス化され加工室系外に排気される。
例えば上記反応性イオンエツチング法を用いて酸化シリ
コン膜（８１０，）をエツチングしコンタクト孔を開け
る場合にｑＣＦ，とＨ，或はＣＨＦ，を反応性ガスとし
て用いることが良く知られているが、単結晶シリコン（
８ｉｎｇｌ＠−８ｉ）或は多結晶シリコン膜（ｐｏｌｙ
−８ｉ）を寸法精度良くアンダーカットの無い又、他の
材料特にｓｉｏ、に対して高いエツチング速度比即ち高
選択性を得るのはｉ４−である。
アンダーカットのないパターンを形成するにはイオン性
の強い即ち低い圧力状態（この場合Ｖｄｃは圧力に反比
例して負に大きくなる）でエツチングを行う必要がある
が、低い圧力下即ち高い負のＶｄｃ下でエツチングする
と被エツチング材料間に選択性がなくなり特にＬＳＩ等
のゲート電極材料に用いられる多結晶シリコンのエツチ
ングにおいては下地のゲート酸化膜が数１０ＯＡと薄い
為に実用は１喝である。このため、ゲート酸化膜に対す
る選択性を増すためにエツチング時の反応性ガス圧を上
げる（大気圧に近づける）と等方性（アンダーカットが
生じる）エツチング特に不純物ｆｌ４等を含む多結晶シ
リコンが顕著になることは良く知られている。
これら多槽の袂求をｙＡＪＡしうる事が望まれていえ。
本発明者らは、斯す問題に対し鋭意研究を重ね九結釆反
応性ガスとしてＣＦ、Ｂｒと０１！分子の混合ガスを用
いることにより、ニップ７７時の圧力とエツチング速度
の特性に特異なパターンを見い出し九、その結果異方性
エツチングと呼ばれるパターン形状を得る場合はエツチ
ング時のガス圧は０．１２ｔｏｒｒ以下であることを発
見した。
即ち、ＣＦｊｋｌｒとＣ１２分子の混合ガスを反応性イ
オンエツチングのエッチャントとした場合エツチング時
の圧力に対して不純吻燐を含む多結晶シリコンのエツチ
ング速度がＱ、ｌ２ｔｏｒｒ以上（大気圧に近づく）で
エツチングを行なうと急激に上昇し、同時に異方性エツ
チングからアンダーカットの生じる等方性゛エツチング
に変ることにある。これらの発見によ）反応性イオンエ
ツチングを用１ｎｆ＃−多結晶シリコン高精度なパター
ン形成及び再現性を可能にし丸ものである。
以下本発明を実施例によシ図面を用いて説明する。
第１図に使用装置を示す。反応室（１）には＾周波電極
が設けられこれを以下陰極（２）と称す。この陰極（２
）には１３．５６ＭＨｚの高周波電１［（３）　カ９　
ｙ　ｆ　ｙ　／　ｗＮノックス４）を介して接続されて
いる。前記陰極（２）とで平行平板電極を為すように対
向して設けられ九接地電極（５）は同じく接地された金
属製の反応ｍ　ｆｌ）と共に陽極を構成している。陰極
（２）表面には、カーボン板（６）を載置して、その上
に加工すべき試料（７）が設置される。反応ｍ　ｆｌ）
に設けられ九ガス導入口（８）からは例えばＣＦ、Ｂｒ
　−）−Ｃｊ、ガスを導入し排気口（９）から排気して
乍ら陰極（２）に高周波電力を印加することによシプラ
ズマ放電させる。
＃Ｉ２図によシ多結晶シリコン及びシリコン酸化膜をエ
ツチングした時の反応室の圧力に対するエツチング速度
及びＶｄｃそれぞれの変化と同時に走査型電子顕微鏡写
真によシエッチング断面形状について述べる。
この時ＣＦ、ＢｒとＣもの全流量は３０５００Ｍ　（Ｃ
１，流量比６０％）で高周波電力０．３０　Ｗ／ｄのも
とて反応室全圧を０．０１　ＴｏｒｒからＱ、５Ｔｏｒ
ｒ迄変化しそれぞれフォトレジストをマスクとしてエツ
チングし段差をターリ−ステツブにて固定しえ、シリコ
ン酸化膜は圧力が大気に近ず〈Ｋつれエツチング速度は
減少しているが、多結晶シリコン（不純物燐を含む）で
はＱ、Ｑ　ｌ　ｔｏｒｒから０．１２　ｔｏｒｒ間では
減少するが０．１２　ｔｏｒｒ以上（大気に近ずく）で
急激にエツチング速度が上昇する。第２図（ａ）、また
０、１２　ｔｏｒｒ以上０．１５　ｔｏｒｒでは第２図
（Ｃ）の如く逆テーパー及びアンダーカットが生じてい
るが０．１２　ｔｏｒｒ以下では反応性イオンエツチン
グの特徴である−直な（このと１多結晶シリコンの膜厚
は６０００人とした）断面形状第２図（ｄ）が得られえ
、多結晶シリコンとシリコン酸化膜のエツチング速度比
はエツチング時の圧力上昇と共に増加するがＱ、１２　
ｔｏｒｒで約１５倍と＾選択比の反応性イオンエツチン
グが連成され友。ＣＦ、８ｒとＣ１゜Ｏ曹わ！Ｊ　Ｋ　
ＣＦｓＢｒｍを用いた場合にも同様に良好な結果が得ら
れ友。
カーぽン板（６）は前記エツチングに加えてより一層Ｓ
択比を増す為のものであるがカーボン板の他、炭化水素
系の有機ツィルム例えばポリエステルフィルム、又はポ
リプロピレン、イソボリグロビレン、ポリスチレン等の
高分子フィルムでも良く、これらカーボンを含むシート
が有効である。
実用化に際して、さらに好ましくは装置内の金属材料に
よる汚染を防ぐ丸めに、ＣＦ、、　Ｃ，Ｆ−等のＣ−Ｆ
ガスにＨｌを加え九ガスを予めプラズマ放電させること
によりテフロン系高分子膜を陽極全体に堆積させた後本
発明を実施するとさらに良い。
この高分子膜を＃Ｉ１図に番号ａ湯で示しておく。
以上説明したようにＣＦｓＸと（Ｘ、）又は（Ｘ）宏を
（Ｘ及びＸはフッ素以外のハロゲン元ＩＡ）を多結晶７
リコ／膜の反応性イオンエツチングガスとして用いる場
合全圧を０．１２　ｔｏｒｒ以下にてプラズマ放電によ
るエツチングを実施することによシ第２図（Ｃ）に示し
たように容易に下地ＳｔＯ，に対する高選択性工７．ツ
チングかつ垂直な断面形状を有するエツチングが達成で
きる。一方反応性イオンエツチングにおいても印加する
高周波電力や反応ガス流量及び流量比の影響がエツチン
グ特性に変化を与えると考えられているが第２Ｎ（１）
）に多結晶シリコン（不純物Ｐ添加）膜のみのエツチン
グ速度の圧力に対する変化を前記各エツチング条件を上
記実施例に述べ九乗件を基準＾とじてそれに対し高周波
電力１・０３３Ｗ〆＊、　Ｃｐ、Ｂ、とＣ１２全流量３
０１００Ｍ　（Ｃ１，流量比６０％）即ち印加電力変化
を（時に、高周波電力０．３０ｗ／ｄ。
ＣＦＩＢｒとＣ１奮全流量３０１１００Ｍ　（Ｃ１，ｌ
量比４０％）即ち流量比変化を０に、高周波電力０．３
０ｗ／１ｔＣＦ、ＢｒとＣＪｆ全１食流量＄ｌｌＯＯＭ
（Ｃち流量比６０％）即ち全流量変化の結果を０にそれ
ぞれ実施し九結果を示したが０．１２　ｔｏｒｒ以下で
本発明は全て有効であつた。このように、本発明によれ
ば下地８１０．に対する高選択性かり喬直な断面形状を
有するエツチングが達成できる。
崗、本発明は不純物燐等を含む多結晶シリコンの反応性
イオンエツチングについて述べ゛たが、単結晶シリコン
、多結晶シリコン（不純物を含まない）、非晶質シリコ
ンの他、ＩＣ，ＬＳＩ等半導体素子製造工程に用いられ
るウェハー上に形成されたＭｅ、Ｔａ、Ｗ等の電−配線
に用いる高融点金属又、それら高融点金属硫化物、など
イオンのみでなくラジカル（放電等によシ生じる電価を
持たない元素）によるエツチングが可能な材料に有効で
あ〉、特に不純物を添加し友材料についてはより良い効
果を示す。又、ＣＰｓＸ＋　（Ｘｓ）又は（Ｘ）ｔ　と
してＣＦ、Ｂｒ　＋（Ｊ、　、　ＯＦ、Ｃ１４−ＣＬ、
ｆ）他ＣＦ、１３ｒ　＋　Ｂｒｌ、　ＣＦ３Ｃｌ−）−
Ｂｒ、、　ＣＦｇＩ　＋Ｂｒ、、　ＣＦＡＩ　−）　Ｃ
ｊｌ、　ＣＦＩＩ　＋ＩｌさらにＣＦＩＢｒにＣ１鵞及
びＩ、相方を用いても構わない。
【図面の簡単な説明】
第１図は本発明の実施例に使用した装置を示す断面図、
第２図は本発明の詳細な説明する丸めの図で（ａ）はエ
ツチング時の全圧力とエツチング速度の関係を示す図、
（ｂ）は他のエツチング条件を変化させ九場合の図、（
Ｃ）はα１５　ｔｏｒｒ　、　（ｄ）は０．１２　ｔｏ
ｒｒでのエツチング断面図でおる。 図において、 ｌ・・・反応容器、　　　　　２・・・高周波電極、３
・・・高周波電源、　　　　　　４・・・マツチングボ
ックス、５・・・接地電極、　　　　　６・・・カーボ
ン板、７・・・被加工物、　　　　　８・・・ガス導入
口、９・・・ｍｓ　口、１０・・・冷媒パイプ、１１・
・・絶縁部材、　　　稔・・・高分子膜、１３・・・フ
ォトレジスト、 １４・・・多結晶シリコン（不純物燐添加）、爲”°°
シリコン酸化膜、１６・・シリコン基板。 代理人　弁理士　　則　近　慮　佑 他１名 第　　！　　図 第２図（ム） １２／／　　　ｙｚ　　ａｔｐａ　ｏｉｌ　岬ａｓ　　
　ａ、ｚ　　　ｔｌａａ工１．＋レグ〕王力（ＴＤけ） 第２　図１＆） □□□□］ ７２ｅｌ　　　ａａ？　　　ａｅ４　ｅ、ｔｉｌ　／ｑ
？ρｆ　　　４ｚ　　ρ４工、ゾテＣフ′ノ〒５勺（Ｌ
とと） 第　　２　図

Claims (2)

    【特許請求の範囲】
  1. （１）互いに対向して配置された陽極及び高周波電力が
    印加される陰極からなる平行平板電極を備え、高周波電
    力が印加される前記陰極側に被加工物が設置され上記電
    極間にプラズマを発生させる反応性イオンエツチング装
    置によシ、反応性ガスとしてＣＦ、Ｘなるガスと（Ｘｌ
    ）又は□ｌ’）富なるガス（Ｘ及びＸ′はフッ素以外の
    ハロゲン原子）を導入して高周波電力を印加しプラズマ
    放電を用い被加工物を反応性イオンエツチングする方法
    において、紡記反応性ガスの全圧を０．１２Ｔｂｒｒ以
    下に保持することを特徴とする反応性イオンエツチング
    方法。
  2. （２）を極表面にカーボンを含むシートを設は九ことを
    特徴とする特許 記載の反応性イオンエツチング方法。
JP14379481A 1981-09-14 1981-09-14 反応性イオンエツチング方法 Pending JPS5846637A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP14379481A JPS5846637A (ja) 1981-09-14 1981-09-14 反応性イオンエツチング方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP14379481A JPS5846637A (ja) 1981-09-14 1981-09-14 反応性イオンエツチング方法

Publications (1)

Publication Number Publication Date
JPS5846637A true JPS5846637A (ja) 1983-03-18

Family

ID=15347133

Family Applications (1)

Application Number Title Priority Date Filing Date
JP14379481A Pending JPS5846637A (ja) 1981-09-14 1981-09-14 反応性イオンエツチング方法

Country Status (1)

Country Link
JP (1) JPS5846637A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61255027A (ja) * 1985-05-07 1986-11-12 Toshiba Corp ドライエツチング方法
JPS63311726A (ja) * 1987-06-15 1988-12-20 Ulvac Corp マイクロ波プラズマ処理装置
JP2010067855A (ja) * 2008-09-11 2010-03-25 Tokyo Electron Ltd ドライエッチング方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61255027A (ja) * 1985-05-07 1986-11-12 Toshiba Corp ドライエツチング方法
JPH0467777B2 (ja) * 1985-05-07 1992-10-29 Tokyo Shibaura Electric Co
JPS63311726A (ja) * 1987-06-15 1988-12-20 Ulvac Corp マイクロ波プラズマ処理装置
JP2010067855A (ja) * 2008-09-11 2010-03-25 Tokyo Electron Ltd ドライエッチング方法
US8293655B2 (en) 2008-09-11 2012-10-23 Tokyo Electron Limited Dry etching method

Similar Documents

Publication Publication Date Title
US4529860A (en) Plasma etching of organic materials
CA1160761A (en) Fabrication of microminiature devices using plasma etching of silicon and resultant products
CA1121306A (en) Device fabrication by plasma etching of aluminum rich surfaces
US4528066A (en) Selective anisotropic reactive ion etching process for polysilicide composite structures
US5286344A (en) Process for selectively etching a layer of silicon dioxide on an underlying stop layer of silicon nitride
JPS63238288A (ja) ドライエツチング方法
EP0133452B1 (en) Reactive ion etching method
US20030068898A1 (en) Dry etching method for manufacturing processes of semiconductor devices
JPS5846637A (ja) 反応性イオンエツチング方法
JPH0294520A (ja) ドライエッチング方法
GB2098931A (en) Method of plasma etching microminiature devices
US5110410A (en) Zinc sulfide planarization
JPS61251138A (ja) ドライエツチング方法
JPH03241740A (ja) 半導体装置の製造方法
TWI223350B (en) A new method of mask chrome film etching process by employing electrolysis technique
JPH04157721A (ja) プラズマエッチング方法
JPS6258663A (ja) 半導体装置の製造方法
JPH03129821A (ja) 半導体装置の製造方法
JP2685196B2 (ja) ドライエッチング方法
JPS59207629A (ja) プラズマエツチング方法
JP2614331B2 (ja) 半導体装置の製造方法
JPH0353521A (ja) 半導体装置の製造方法
US20050211670A1 (en) Plasma etching of ni-containing materials
JPH01238121A (ja) 半導体装置の製造方法
JPS59205722A (ja) プラズマエツチング方法