JPS5846448A - Interruption control circuit - Google Patents
Interruption control circuitInfo
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- JPS5846448A JPS5846448A JP56144583A JP14458381A JPS5846448A JP S5846448 A JPS5846448 A JP S5846448A JP 56144583 A JP56144583 A JP 56144583A JP 14458381 A JP14458381 A JP 14458381A JP S5846448 A JPS5846448 A JP S5846448A
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- signal
- control circuit
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
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Abstract
Description
【発明の詳細な説明】
本発明は、割り込み機能を有するぐイクロコンピュータ
のプログラム制御部グが容易に行ない得る割り込み制御
回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an interrupt control circuit that can be easily controlled by a program control section of a microcomputer having an interrupt function.
半導体集積回路技術の発展に支えられて、マイクロコン
ピュータは、益々高機能となり、又量産効果による価格
低下と相俟って、広範囲な製品に応用されているが、マ
イクロコンピュータ応用製品開発時の最大の課題は、プ
ログラム開発を短期間に信頼性よく行なう方法を確立す
ることである。Supported by the development of semiconductor integrated circuit technology, microcomputers have become increasingly sophisticated, and combined with the reduction in prices due to mass production effects, they have been applied to a wide range of products. The challenge is to establish a method to develop programs reliably in a short period of time.
特に、割り込み処理を含むリアルタイムプログラム開発
時に、通常次のような問題が生ずる。In particular, the following problems usually occur when developing real-time programs that include interrupt processing.
プログラムデバッグ中には、マイクロコンピュータは通
常の命令実行モードの他に、シングルステップ動作や一
時停止モードが使用される。During program debugging, the microcomputer uses single-step operation and pause mode in addition to normal instruction execution mode.
このとき、外部よりの割殴込み要求や、マイクロコンピ
ュータに内蔵されるタイマによる割り込ミ要求は、プロ
グラムデバッグモード時にも、通常の命令実行時と同様
に発生するため、プログラムデパックが困難なものとな
る。At this time, interrupt requests from the outside and interrupt requests from the timer built into the microcomputer occur even in program debug mode in the same way as during normal instruction execution, making program depacking difficult. Become something.
本発明の目的は、このような問題を解決するため、割り
込み機能を有するマイクロコンピュータのプログラムデ
バッグを容易に行なえる割り込み制御回路を提供するこ
とである。SUMMARY OF THE INVENTION In order to solve these problems, it is an object of the present invention to provide an interrupt control circuit that facilitates program debugging of a microcomputer having an interrupt function.
次に、本発明の割り込み制御回路を実施例に基づいて説
明する。Next, the interrupt control circuit of the present invention will be explained based on an embodiment.
第１図は、本発明による割り込み制御回路の一構成実施
例である。図において、１け割り込み許可フラッグであ
わ、プログラム実行制御部よりの制御信号である割り込
み許可フラッグセット信号、及び割り込み許可フラッグ
リセット信号がそわそれ信号線１１． １２を介して印
加される。２は割り込み要求フラッグであり、通常の命
令実行時には、割り込み要求フラングセット信号、及び
割り込み要求フラソグリセント信号が、それぞれ信号線
１３．１４を介して印加される。FIG. 1 shows a configuration example of an interrupt control circuit according to the present invention. In the figure, a 1-digit interrupt enable flag is present, an interrupt enable flag set signal, which is a control signal from the program execution control unit, and an interrupt enable flag reset signal are connected to the fidget signal line 11. 12. Reference numeral 2 denotes an interrupt request flag, and during normal instruction execution, an interrupt request flag set signal and an interrupt request flag send signal are applied via signal lines 13 and 14, respectively.
割り込み要求フラッグセント信号は、外部割り込み入力
や、タイマオーバフロー等の割シ込み等の要因から発せ
られる。勿論この時、割り込み許可フラッグと割り込み
要求フラッグは、各割り込み要因毎に設けられる。この
実施例では、単一の割り込み要求に対する処理回路を示
すものである。The interrupt request flag sent signal is generated from a factor such as an external interrupt input or an interrupt such as a timer overflow. Of course, at this time, an interrupt permission flag and an interrupt request flag are provided for each interrupt factor. This embodiment shows a processing circuit for a single interrupt request.
割り込み要求フラッグリセット信号は、プログラム実行
制御部よりの制御信号であり、割り込み処理開始時に生
成される。また、割り込み要求フラッグセット命令を有
するマイクロコンピュータもある。The interrupt request flag reset signal is a control signal from the program execution control section, and is generated at the start of interrupt processing. Furthermore, some microcomputers have an interrupt request flag setting instruction.
信号線１７には、プログラムデバッグモード時に１とな
るモニタモード信号が印加され、通常の命令実行時には
０となる。A monitor mode signal is applied to the signal line 17, which becomes 1 during program debug mode, and becomes 0 during normal instruction execution.
そこで、通常の命令実行時には、割り込み許可フラッグ
１と割υ込み要求フラッグ２の内容をゲート９でアンド
し、その結果が、１ｏのオア回路を経て信号線２０から
割り込み処理開始制御信号、して、プログラム実行制御
部へ送られ、割り込み処理が開始される。Therefore, during normal instruction execution, the contents of interrupt enable flag 1 and interrupt request flag 2 are ANDed at gate 9, and the result is sent as an interrupt processing start control signal from signal line 20 via OR circuit 1o. , is sent to the program execution control unit, and interrupt processing is started.
次に、プログラムデバッグモード時の動作を説明する。Next, the operation in program debug mode will be explained.
プログラムデバッグモード時には、アンドゲート３，４
．８及びナントゲート７が有効となる。In program debug mode, AND gates 3 and 4
．． 8 and Nantes Gate 7 become valid.
信号線１５には、デバッグモード時に有効な割り込み要
求フラッグ２のセント信号が印加され、信号線１６には
、リセット信号が印加される。The signal line 15 is applied with a cent signal of the interrupt request flag 2, which is valid in the debug mode, and the signal line 16 is applied with a reset signal.
信号線１８に印加される信号によって、割り込み許可フ
ラッグ１及び割り込み要求フラッグ２の状態に拘らず、
割り込み処理開始制御信号を無効にすることが可能であ
り、又、信号線１９に印加される信号によって、割り込
み許可フラッグ及び割シ込み要求フラッグの状態に拘ら
ず、割り込み処理開始制御信号を有効にすることができ
る。Depending on the signal applied to the signal line 18, regardless of the states of the interrupt enable flag 1 and the interrupt request flag 2,
It is possible to disable the interrupt processing start control signal, and to enable the interrupt processing start control signal by a signal applied to the signal line 19, regardless of the states of the interrupt enable flag and interrupt request flag. can do.
なお、信号線１５．１６．１８．１９に印加される信号
は、マイクロコンピュータの外部端子から与え５−
ることも可能であり、又マイクロコンピュータ中に専用
の制御レジスタを有せしめ、レジスタの内容を信号線１
５． １６． １８． １９に印加することも可能であ
る。Note that the signals applied to the signal lines 15, 16, 18, and 19 can also be applied from external terminals of the microcomputer, or the microcomputer may have a dedicated control register, and the contents of the register may be The signal line 1
5. 16. 18. 19 is also possible.
以上述べた機能を有する割り込み制御回路によって、プ
ログラムデバッグ中における割り込みの制御が、本来の
割り込み要因とは無関係に可能となる。たとえば、プロ
グラムデバッグ中に、割り込み処理開始を一時保留させ
たり、あるいは、任意のタイミングで割り込み処理を開
始することができる。また、割り込み要求フラッグも、
実行プログラムとは無関係に操作可能である。The interrupt control circuit having the above-mentioned functions makes it possible to control interrupts during program debugging, regardless of the original interrupt cause. For example, it is possible to temporarily suspend the start of interrupt processing during program debugging, or to start interrupt processing at any timing. Also, the interrupt request flag is
It can be operated independently of the executing program.
割り込み要求は、プログラムの実行とは独立に生ずるこ
とにより、プログラムデバッグが困難であったわけであ
るが、本発明の割り込み制御回路を採用することにより
、割り込み処理開始信号をテバッグの都合のよいように
制御できるため、割り込み処理を含むプログラムデバッ
グは非常に容易となる。Interrupt requests occur independently of program execution, making program debugging difficult. However, by adopting the interrupt control circuit of the present invention, it is possible to control the interrupt processing start signal in a manner convenient for debugging. Since it can be controlled, program debugging including interrupt processing becomes extremely easy.
６−
図ｄ本発明による割り込み制御回路の一実施例を示すブ
ロック図である。
１ ・・・・・割り込み許可フラッグ、 ２ ・・・・
・・・・・割り込み要求フラッグ、 Ｌ ４．８． ！
１−・・・・アンド回路、 ５．６．１０ ・・・・
・・オア回路、 ７・・・・・・・・・す７１回路。
特許出願人 松下電器産業株式会社
代理人 星野恒司
７−
０ ψ6--FIG. d is a block diagram illustrating an embodiment of an interrupt control circuit according to the present invention; 1... Interrupt enable flag, 2...
...Interrupt request flag, L 4.8. !
1-...AND circuit, 5.6.10...
...OR circuit, 7...71 circuit. Patent applicant Matsushita Electric Industrial Co., Ltd. Agent Koji Hoshino 7- 0 ψ
Claims (3)
ッグがセットされているとき、プログラム制御部への割
り込み処理開始要求信号を有効とする割り込み有効フラ
ッグを有し、かつ動作モードとして命令実行モードとプ
ログラムデバノクモードを有スるマイクロコンピュータ
においてプログラムデバッグモード時にのみ有効となる
、 ０） 割り込み要求フラッグをセット、およびリセット
する手段、 （ロ）割り込み処理開始信号の生成を禁止する手段、ｅ
］ 割り込み要求フラッグ及び割り込み許可フラツグの
状態に拘らず、割り込み処理開始信号を生成する手段、 の少くとも１つを有し、かつ前記プログラムデバッグ時
のモードを指定制御する手段を有することを特徴とする
マイクロコンピータの割り込み制御回路。(1) Has an interrupt request flag and an interrupt enable flag that enables an interrupt processing start request signal to the program control unit when the interrupt request flag is set, and has an instruction execution mode and a program debugging mode as operating modes. 0) Means for setting and resetting an interrupt request flag; (b) Means for inhibiting generation of an interrupt processing start signal; e.
] A means for generating an interrupt processing start signal regardless of the states of the interrupt request flag and the interrupt permission flag, and further comprising means for specifying and controlling the mode during program debugging. microcomputer interrupt control circuit.
入力端子よりの印加信号により指定制御することを特徴
とする特許請求の範囲オ（１）項記載の割り込み制御回
路。(2) Control modes of 0), (b), and (c) above,
The interrupt control circuit according to claim (1), wherein the interrupt control circuit performs specified control by a signal applied from an input terminal.
専用の内部レジスタによって指定制御することを特徴と
する特許請求の範囲オ（１）項記載の割り込み制御回路
。(3) The control mode of ((), (b), e3 above,
The interrupt control circuit according to claim 1, wherein the interrupt control circuit is specified and controlled by a dedicated internal register.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56144583A JPS5846448A (en) | 1981-09-16 | 1981-09-16 | Interruption control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56144583A JPS5846448A (en) | 1981-09-16 | 1981-09-16 | Interruption control circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5846448A true JPS5846448A (en) | 1983-03-17 |
| JPS6252901B2 JPS6252901B2 (en) | 1987-11-07 |
Family
ID=15365492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56144583A Granted JPS5846448A (en) | 1981-09-16 | 1981-09-16 | Interruption control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5846448A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07271608A (en) * | 1994-03-30 | 1995-10-20 | Nec Corp | Interruption generating circuit |
| JP2009217429A (en) * | 2008-03-10 | 2009-09-24 | Fujitsu Ltd | Debugging support device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0363907U (en) * | 1989-10-24 | 1991-06-21 |
-
1981
- 1981-09-16 JP JP56144583A patent/JPS5846448A/en active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07271608A (en) * | 1994-03-30 | 1995-10-20 | Nec Corp | Interruption generating circuit |
| JP2009217429A (en) * | 2008-03-10 | 2009-09-24 | Fujitsu Ltd | Debugging support device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6252901B2 (en) | 1987-11-07 |
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