JPS60124746A - Data processing unit - Google Patents
Data processing unitInfo
- Publication number
- JPS60124746A JPS60124746A JP58233115A JP23311583A JPS60124746A JP S60124746 A JPS60124746 A JP S60124746A JP 58233115 A JP58233115 A JP 58233115A JP 23311583 A JP23311583 A JP 23311583A JP S60124746 A JPS60124746 A JP S60124746A
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- JP
- Japan
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- asynchronous
- program
- interrupt
- instruction
- data processing
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明は、１ステップ実行モードで動作中の非同期割り
込みを制御する方式に関する。TECHNICAL FIELD OF THE INVENTION The present invention relates to a method for controlling asynchronous interrupts operating in one-step execution mode.
（ｂｌ 技術の背景
一般に、データ処理装置には、プログラムのデバッグ機
能として、アドレストラップ機能があり、プログラム実
行中に、ある命令のアドレス。Background of the Technology Generally, data processing devices have an address trap function as a program debugging function.
又はストア／フェッチが行われるアドレスを指定して、
該アドレスに命令アドレスレジスタ、或いはオペランド
アドレスレジスフが一致した時、命令の実行を停止させ
、以降は１ステップ実行モード等で、各命令の動作確認
を行うことになる。or by specifying the address where the store/fetch is done,
When the instruction address register or operand address register matches the address, execution of the instruction is stopped, and from then on, the operation of each instruction is checked in a one-step execution mode or the like.
一方、データ処理装置に対して、入出力装置からの非同
期割り込み、又は外部割り込み等、データ処理装置のク
ロックに同期しないタイミングで割り込みが発生すると
、該データ処理装置の実行モード（例えば、１ステップ
実行モード等）に関係せず、命令の終了タイミングにお
いて、割り込み動作が行われるのが一般的である。On the other hand, when an interrupt occurs to a data processing device at a timing that is not synchronized with the clock of the data processing device, such as an asynchronous interrupt from an input/output device or an external interrupt, the execution mode of the data processing device (for example, one-step execution Generally, an interrupt operation is performed at the end timing of an instruction, regardless of the mode (mode, etc.).
この非同期割り込み動作は、マイクロプログラムによっ
て、実時間で発生するタイマー更新要求割り込み（タイ
マーをマイクロプログラムで更新させる為の割り込み）
、クロックコンパレーク比較割り込み（クロックコンパ
レーヅの上位部分と、日付時計の上位部分との比較を行
なわせる為の割 。This asynchronous interrupt operation is a timer update request interrupt (an interrupt for updating the timer by a microprogram) that occurs in real time by a microprogram.
, Clock Compare Comparison Interrupt (Interrupt for making a comparison between the upper part of the clock compare and the upper part of the date clock.
り込み）処理の場合においても同様である。The same applies to the case of import) processing.
従って、プログラムのデバッグを行う為に、」ニ記アド
レストランプをかげ、命令の実行を１ステップ実行モー
ドで実行中であっても、上記のような非同期割り込みが
発生すると、該命令を１ステツプで実行終了した時点に
おいて、該非同期割り込みプログラムの命令シーケンス
になってしまって、デバッグしているプログラムの追跡
を困難にしてしまい、デバッグの効率が悪くなる問題が
あり、効率の良いデバッグ機構が要望されていた。Therefore, in order to debug a program, even if an instruction is being executed in 1-step execution mode with the ``2'' address card turned off, if an asynchronous interrupt like the one described above occurs, the instruction will be executed in 1-step execution mode. When execution is finished, the instruction sequence of the asynchronous interrupt program is used, making it difficult to trace the program being debugged and debugging becomes inefficient.Therefore, an efficient debugging mechanism is desired. was.
ｆｃｌ 従来技術と問題点
データ処理装置において実行されるプログラムをデバッ
グする時、プログラムの実行状況を調べる為に、アドレ
ストランプ機能により所定の場所（ある命令アドレス、
ストア／フェッチが行われたメモリアドレス）で、該デ
ータ処理装置の命令実行を停止させ、該命令等を１ステ
ツプ（例えば、１マイクロ命令毎）実行モードで動作さ
せることがよく行われる。fcl Prior Art and Problems When debugging a program executed in a data processing device, in order to check the execution status of the program, the address tramp function
It is often done to stop the instruction execution of the data processing device at the memory address where the store/fetch was performed, and to operate the instruction, etc. in a one-step (eg, one micro-instruction) execution mode.
この時、データ処理装置のクロックとは非同期に入って
くる入出力装置割り込み、又は外部割り込め等が発生す
ると、該割り込みによりデータ処理装置の命令実行シー
ケンスは、該デバッグ中のプログラムの命令シーケンス
から、割り込み先のプログラムの命令シーケンスとなり
、該デバッグプログラムの追跡を困難にしてしまう問題
があった。At this time, if an input/output device interrupt or an external interrupt occurs that is asynchronous to the clock of the data processing device, the instruction execution sequence of the data processing device is changed from the instruction sequence of the program being debugged due to the interrupt. There is a problem in that the instruction sequence of the program at the interrupt destination becomes difficult, making it difficult to trace the debug program.
従って、割り込みマスクを有する非同期割り込み要因に
対しては、操作卓等から当該割り込み要因に対するマス
ク機能をオンにするとか、割り込みマスクを持たない非
同期割り込み（前記、タイマー更新要求割り込み、りＩ
コ・ツクコンパレータ比較割り込め等の実時間割り込め
等）に刻しては、エラーフラグをオンとして、該非同期
割り込ゐを抑止する等、煩雑な手操作を施せば、上記非
同期割り込みによる命令シーケンスのｔ憂乱を回避する
ことができるが、プログラムのデバッグ効率を非當に悪
くする問題があった。Therefore, for an asynchronous interrupt factor that has an interrupt mask, it is necessary to turn on the masking function for the interrupt factor from the console, etc.
If you perform a complicated manual operation such as turning on the error flag and inhibiting the asynchronous interrupt (such as a real-time interrupt such as a comparator comparison interrupt), the instruction sequence caused by the asynchronous interrupt can be changed. Although it is possible to avoid confusion, there is a problem in that the efficiency of program debugging becomes extremely poor.
（ｄｌ 発明の目的
本発明は上記従来の欠点に鑑み、１ステツプ ゛で命令
を実行中に、非同期割り込みが発生しても、煩雑な手操
作を用いないで、該非同期割り込みを抑止できる方法を
提供することを目的とするものである。(dl) Purpose of the Invention In view of the above-mentioned drawbacks of the conventional art, the present invention provides a method for suppressing an asynchronous interrupt without complicated manual operations even if an asynchronous interrupt occurs while an instruction is being executed in one step. The purpose is to provide
（ｅｌ 発明の構成
そしてこの目的は、本発明によれば、１ステップ実行モ
ードを有し、該１ステップ実行モードで動作中に非同期
割り込みが発生した時、該割り込み処理を実行させる機
能を有するデータ処理装置において、特定の動作モード
を示す制御ランチを設げ、該制御ランチがオンの時は、
総ての上記非同期割り込み信号をマスクし、該非同期割
り込みを発生させないようにする方法を提供することに
よって達成され、非同期割り込み信号を抑止する制御ラ
ンチを設けるだけで、該非同期割り込み信号をマスクす
ることができ、非同期割り込みに擾乱されることなくプ
ログラムのデバッグができる利点がある。According to the present invention, the present invention has a one-step execution mode, and when an asynchronous interrupt occurs during operation in the one-step execution mode, the data has a function of executing the interrupt processing. A control launch indicating a specific operating mode is provided in the processing device, and when the control launch is on,
This is accomplished by providing a method for masking all of the above asynchronous interrupt signals and preventing them from occurring, simply by providing a control launch that suppresses the asynchronous interrupt signals. This has the advantage that programs can be debugged without being disturbed by asynchronous interrupts.
ｆｆ） 発明の実施例 以下本発明の実施例を図面によって詳述する。ff) Examples of the invention Embodiments of the present invention will be described in detail below with reference to the drawings.
図が本発明の一実施例をブロック図で示したもので、１
が非同期割り込み原因レジスタで、該非同期割り込み要
因の発生で七ソトされ、該非同期割り込みプログラムの
処理が終了した時点で、該プログラムの命令によってリ
セットされる。１１はアンド回路、２が本発明を実施す
るのに必要な制御ランチで、プログラムのデバッグに先
立って、操作卓、或いはサービスプロセ／ザ−（図示ゼ
ず）からオン、オフできるランチである。The figure shows an embodiment of the present invention as a block diagram.
is an asynchronous interrupt cause register, which is reset by the occurrence of the asynchronous interrupt cause, and is reset by the instruction of the asynchronous interrupt program when the processing of the asynchronous interrupt program is completed. 11 is an AND circuit, and 2 is a control launch necessary for carrying out the present invention, which can be turned on and off from an operator console or a service processor (not shown) prior to program debugging.
今、あるプログラムをデバッグするに先立って、制御ラ
ンチ２をザービスブロセンサー等からオンにしておくと
、該プログラムの各命令を１ステップ実行モードで実行
中に、入出力装置からの非同期割り込み、又は外部割り
込みが発生し一乙非同期割り込み原因レジスタ１の特定
のビ・ノドがオンになっても、アンド回路１１をゲート
している上記制御ラッチ２の出力は“ｏ゛になっている
ので、アンド回路１１においては論理積がとれず、該非
同期割り込み原因レジスタの出方信号をマスクすること
ができ、デバッグ中の命令シーケンスが乱されることが
ないことになる。Now, before debugging a certain program, if you turn on control launch 2 from a service block sensor, etc., when each instruction of the program is executed in 1-step execution mode, an asynchronous interrupt from an input/output device or Even if an external interrupt occurs and a specific bit node of the asynchronous interrupt cause register 1 is turned on, the output of the control latch 2 that gates the AND circuit 11 is “o”, so the AND circuit is not activated. In the circuit 11, logical product cannot be performed, and the output signal of the asynchronous interrupt cause register can be masked, so that the instruction sequence during debugging will not be disturbed.
然して、該非同期割り込みの処理も含めて、総金的にプ
ログラムのデバッグを行いたい時は、該デバッグに先立
って、上記制御ラッチ２をオフにして置くことにより、
ある命令を１ステップ実行モードで実行中に非同期割り
込みが発生して、非同期割り込み原因レジスタ１の特定
のピントがオンになると、アンド回路１１で論理積がと
れ、当該非同期割り込め原因レジスタの出力信号が出力
され、該命令の１ステツプによる実行を完了した時点で
、命令のシーケンスは非同期割り込みプログラムの命令
シーケンスに移行することになり、該非同期割り込み処
理を含めたプログラムデバッグを行うことができる。However, if you want to debug the program in its entirety, including the asynchronous interrupt processing, by turning off the control latch 2 before debugging,
When an asynchronous interrupt occurs while a certain instruction is being executed in one-step execution mode and a specific focus of the asynchronous interrupt cause register 1 is turned on, the AND circuit 11 performs a logical product, and the output signal of the asynchronous interrupt cause register is When the instruction is output and the execution of one step of the instruction is completed, the instruction sequence shifts to the instruction sequence of the asynchronous interrupt program, and the program including the asynchronous interrupt processing can be debugged.
＋ｇ） 発明の効果
以上、詳細に説明したように、本発明のデータ処理装置
は、プログラムデバッグ時等に、非同期割り込み原因レ
ジスタの出力信号をマスクしたり、出力することができ
る制御ラッチが設けられているので、あるプログラムの
各命令を１ステップ実行モードで実行しながらデバッグ
する場合、該制御ラッチをオンにしている時は、該非同
期割り込み信号がマスクされ、該非同期割り込みによっ
て命令シーケンスを乱されることなくプ１コグラムのデ
バッグができ、該制御ランチをオフにしている時は、■
ステップで実行中の命令の実行が終了した時点で、該非
同期割り込みプログラムの命令シーケンスに移行するよ
うに制御されるので、該非同期割り込めプログラムを含
めたプログラムのデバッグをすることができる等、その
デＢ・ノブ態様に応したプログラムデバッグを、効率良
く実行できる効果がある。+g) Effects of the Invention As described above in detail, the data processing device of the present invention is provided with a control latch that can mask or output the output signal of the asynchronous interrupt cause register during program debugging, etc. Therefore, when debugging a program while executing each instruction in one-step execution mode, when the control latch is turned on, the asynchronous interrupt signal is masked and the instruction sequence is not disturbed by the asynchronous interrupt. When the control launch is turned off, ■
When the execution of the instruction being executed in a step is completed, control is executed to move to the instruction sequence of the asynchronous interrupt program, so that the program including the asynchronous interrupt program can be debugged. B. Program debugging corresponding to the knob mode can be efficiently executed.
図は本発明の一実施例をブロック図で示した図である。
図面において、１は非同期割り込み原因レジスタ１１１
はアンド回路、２は制御ラッチ、をそれぞれ示す。The figure is a block diagram showing an embodiment of the present invention. In the drawing, 1 is the asynchronous interrupt cause register 111
indicates an AND circuit, and 2 indicates a control latch.
Claims (1)
で動作中に非同期割り込みが発生した時、該割り込み処
理を実行させる機能を有するデータ処理装置において、
特定の動作モードを示す制御ランチを設け、該制御ラン
チがオンの時は、総ての上記非同期割り込み信号をマス
クし、該非同期割り込みを発生させないようにすること
を特徴とするデータ処理装置。In a data processing device having a one-step execution mode and having a function of executing interrupt processing when an asynchronous interrupt occurs while operating in the one-step execution mode,
A data processing device characterized in that a control launch indicating a specific operation mode is provided, and when the control launch is on, all the asynchronous interrupt signals are masked to prevent the asynchronous interrupt from occurring.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58233115A JPS60124746A (en) | 1983-12-09 | 1983-12-09 | Data processing unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58233115A JPS60124746A (en) | 1983-12-09 | 1983-12-09 | Data processing unit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60124746A true JPS60124746A (en) | 1985-07-03 |
Family
ID=16949999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58233115A Pending JPS60124746A (en) | 1983-12-09 | 1983-12-09 | Data processing unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60124746A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63208132A (en) * | 1987-02-25 | 1988-08-29 | Yokogawa Electric Corp | In-circuit emulator |
| EP0621490A2 (en) * | 1993-04-20 | 1994-10-26 | Advanced Micro Devices, Inc. | Testing of electrical circuits |
| JPH07271608A (en) * | 1994-03-30 | 1995-10-20 | Nec Corp | Interruption generating circuit |
| JP2009217429A (en) * | 2008-03-10 | 2009-09-24 | Fujitsu Ltd | Debugging support device |
-
1983
- 1983-12-09 JP JP58233115A patent/JPS60124746A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63208132A (en) * | 1987-02-25 | 1988-08-29 | Yokogawa Electric Corp | In-circuit emulator |
| EP0621490A2 (en) * | 1993-04-20 | 1994-10-26 | Advanced Micro Devices, Inc. | Testing of electrical circuits |
| EP0621490A3 (en) * | 1993-04-20 | 1995-07-26 | Advanced Micro Devices Inc | Testing of electrical circuits. |
| JPH07271608A (en) * | 1994-03-30 | 1995-10-20 | Nec Corp | Interruption generating circuit |
| JP2009217429A (en) * | 2008-03-10 | 2009-09-24 | Fujitsu Ltd | Debugging support device |
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