JPS5846029B2 - 表示回路 - Google Patents

Description

【発明の詳細な説明】 本発明は、電子装置の情報表示手段として用いられてい
る複数の表示素子のための表示回路に関するものである
。

従来、情報の表示手段として、発光素子による表示が行
なわれてきた。

このような方法では表示すべき桁数が増加するに従い、
表示素子での消費電流も増大し、又、表示すべき情報を
保持するレジスタと表示素子間の信号線数も増加する。

従って、従来では、多数桁の表示にはダイナミック、駆
動方式が多く用いられ信号線数の減小、部品数の減少、
そして消費電流の減少が計られてきた。

第１図にその代表的な回路構成を示し、以下にその動作
概要と問題点を述べる。

第１図において、表示すべき情報はレジスタ３に４桁分
保持されている。

各桁に対応して表示素子９が設けられている。

各表示素子９は、Ｏ〜９のパターンを各々を表示できる
構造とする。

クロック発生器１の出力によりカウンタ２が動作し、こ
れの出力は表示すべき桁の選択信号として用いられる。

すなわちマルチプレクサ４は！フウンタ２の出力により
レジスタ３の４桁のうちの１つの桁を選択する。

マルチプレクサ４の出力はデ゛コーダ５に加えられ、発
光素子９に、Ｏ〜９のうちの１つのパターンを点灯させ
るための信号（・こ変換される。

デコーダ５の出力はドライバ回路６により各発光素子９
へ供給される。

一方、それと同時に、力・フンク２の出力がデ゛コーダ
７によりデコードされ、１つのトランジスタをオンとし
マルチプレクサ４で選択した桁に対応する発光素子９が
駆動され、カウンタ２で指定した桁の情報が表示素子９
に点灯される。

以上の動作がくり返し行なわれ、発光素子９が順次点灯
することになる。

ここで問題となるのは、第２図に示すように電源投入後
（」電源投入時のリセット信号によりカウンタ２６ｔリ
セソ１〜されているため、Ｔ１千Ｔ２の期間は発光素子
９は第１桁のみが選択され、他の桁の選択動作が行なわ
れないことでちる。

従って、この時選択されている第１桁に長時間電流が流
れ、素子の劣化あるいは破壊を招き、信頼度を低下させ
ることになる。

そこで本発明は、前記従来技術の問題点を解決し表示素
子の信頼度を向上させることを目的とする。

本発明は、装置の電源投入後、所定の桁選択信号が発生
するまでの開発光素子の、駆動を禁止し、発光を停止さ
せておくための手段を設けることを特徴とする。

本発明の一実施例を第３図の回路構成図と第４図の動作
説明用波形図により説明する。

第３図においては、第１図の回路にフリップフロップ１
０が追加されており、これの出力はテ゛コダ１１のイネ
ーブル端子ＥＮに接続されている。

フリップフロップ１０はリセット信号によりリセソトさ
れ、カウンタ２の出力によりセットされる。

デコーダ１１はイネーブル端子ＥＮへの入力がＩＴ １
ｊｊの時のみ動作する。

以下、第４図を参照して動作概要を述べる。

クロック発生器１は、電源投入後、直ちにクロックの発
生を開始する。

最初のＴ１の期間は、レジスフ３およびカウンタ２の他
にフリップフロップ１０にもリセット信号が印加されて
いるため、フリップフロップ１０の出力も又ｎｏｎであ
り、デコーダ１１は動作し得ず、従って発光素子９は駆
動されない。

この結果、発光素子９は点灯しない。次にリセット信号
が′０″となり、その後のり四ツパルスの第１見目によ
りカウンタ２がトリガされ、その出力が発生するまでの
期間Ｔ２は、フリップフロップ１０の出力が０″である
ためデコーダ１１はまだ動作を開始しない。

そして次にカウンタ２の出力が発生し、その先頭パルス
によりフリップフロップ１０がトリガされ、その出力が
１″となると、デコーダ１１が動作を開始し、トランジ
スタ８を順次オンし発光素子９にパルス電流が加えられ
る。

表示すべき情報は、従来方式と同様にマルチプレクサ４
により桁が選択され、デコーダ５およびドライバ６を経
て発光素子９に与えられ、各発光素子９が順次点灯する
。

なお以上の実施例においては、デコーダ１１の動作を一
時禁止して、発光素子９の駆動を遅らせるようにしてい
るが、この方法に限ることはない。

例えば、トランジスタ８のエミッタに与える＋■電源の
供給を一時遅らせるようにしても同等な動作を行なわせ
ることができる。

以上の如き本発明によれば、電源投入後桁選択信号が発
生するまでの間、１つの発光素子に集中して電流力Ｓ流
れることを防止でき、その結果発光素子の信頼度の向上
を計ること力市丁能である。

【図面の簡単な説明】

第１図は、従来方式の回路構成図、第２図（は、従来方
式における動作波形図、第３図は本発明の一実施例を示
す回路構成図、第４図（４その動作波形図である。 図において、１・・・・・・クロック発生器、２・・・
・・カウンタ、３・・・・・・レジスフ、４・・・・・
・マｉし千ブレクー）す、５．１１・・・・・デコーダ
、６・・・・・・ドライバ回路、８・・・・・トランジ
スタ、９・・・・・・発光素子、１０・・・・・・フリ
ップフロップ。

Claims (1)

【特許請求の範囲】
1. １ 複数の表示素子を時分割で選択的に駆動するように
   した表示回路において、表示回路の電源が投入されたの
   ち前記時分割選択動作が始まるまでの期間、表示素子へ
   の駆動がなされないようにするための手段を設けたこと
   を特徴とする表示回路。