JPS584442A - 乱数の発生装置 - Google Patents
乱数の発生装置Info
- Publication number
- JPS584442A JPS584442A JP56102953A JP10295381A JPS584442A JP S584442 A JPS584442 A JP S584442A JP 56102953 A JP56102953 A JP 56102953A JP 10295381 A JP10295381 A JP 10295381A JP S584442 A JPS584442 A JP S584442A
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- JP
- Japan
- Prior art keywords
- random number
- data
- clock
- register
- constant
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/58—Random or pseudo-random number generators
- G06F7/588—Random number generators, i.e. based on natural stochastic processes
Landscapes
- Physics & Mathematics (AREA)
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は乱数の発生装置に関するもので、特に乱数群を
発生させる岸毎に、初期データをも乱数源よ′り得るこ
とによってより完全な乱数を生成し、乱数の利用装置に
提供する様にしたものである。
発生させる岸毎に、初期データをも乱数源よ′り得るこ
とによってより完全な乱数を生成し、乱数の利用装置に
提供する様にしたものである。
第１図に従来の乱数発生装置が示されているが、メモリ
１内の所定領域２に乱数初期値χが格納され、乱数発生
プログラム３に乱数初期値工をセットし、乱数計算を実
行後、出力され九乱敬を再入力し再度この乱数を定数と
して乱数計算を実行する・この様な処理手順を所要回数
実行して乱数群を得るようＫしてい九〇しかし、乱数計
算のＩＩ＆初に用いられる初期値データはメモリ１上の
固定的なデータであるから乱数群に相関する乱数群しか
得られず、従って、電子計算機で作成されるこれら乱数
群を用いて乱数の利用装置である被試験機に乱数を供給
しながら、各種のテストプログラムを実行させた場合、
未だ完全な試験が実施されたとは言えなかった。
１内の所定領域２に乱数初期値χが格納され、乱数発生
プログラム３に乱数初期値工をセットし、乱数計算を実
行後、出力され九乱敬を再入力し再度この乱数を定数と
して乱数計算を実行する・この様な処理手順を所要回数
実行して乱数群を得るようＫしてい九〇しかし、乱数計
算のＩＩ＆初に用いられる初期値データはメモリ１上の
固定的なデータであるから乱数群に相関する乱数群しか
得られず、従って、電子計算機で作成されるこれら乱数
群を用いて乱数の利用装置である被試験機に乱数を供給
しながら、各種のテストプログラムを実行させた場合、
未だ完全な試験が実施されたとは言えなかった。
乱数発生器に与えることにより、この結果得られる乱数
群の相関関係を稀釈化する様にすることでより理想的な
乱数データを発生することにある。
群の相関関係を稀釈化する様にすることでより理想的な
乱数データを発生することにある。
そしてそのために、本発明は、定数を記憶させた定数記
憶器と定数記憶器の定数データの人力により乱数データ
を出力する乱数発生器とから成シ、先の乱数出力を順次
定数記憶器に循環させて再入力し複数の乱数データを出
力する乱数発生器において一クロック信号により計時動
作をする時計回路および該時計回路の計時データを蓄え
る時計レジスタとからなる時計と、乱数発生器が最初の
乱数を発生させるため前記時計レジスタから計時データ
を抽出し定数レジスタにセットすべき定数データを初期
値レジスタまたは乱数出力データがら選択的に出力させ
る選択器と、前記初期値レジスタから前記時計レジスタ
へのデータセットとｆ４ｉｌ記選択器の切替１作、定数
レジスタのデータセットおよび乱数発生器の演算指令、
乱数出力データの乱数レジスタへのデータセットの夫々
の制御を行う制御器とを備え、乱数群の生成の電蓄に最
初のである◇ 以下、本発明の構成を表わす第２図について説明すると
、メモリ１の所定領域に時計メモＩＪ （ＴＯＤ）５を
割付けておき、時計機構４からの時計データを時々刻々
前記時計メモリ５に書き直す。
憶器と定数記憶器の定数データの人力により乱数データ
を出力する乱数発生器とから成シ、先の乱数出力を順次
定数記憶器に循環させて再入力し複数の乱数データを出
力する乱数発生器において一クロック信号により計時動
作をする時計回路および該時計回路の計時データを蓄え
る時計レジスタとからなる時計と、乱数発生器が最初の
乱数を発生させるため前記時計レジスタから計時データ
を抽出し定数レジスタにセットすべき定数データを初期
値レジスタまたは乱数出力データがら選択的に出力させ
る選択器と、前記初期値レジスタから前記時計レジスタ
へのデータセットとｆ４ｉｌ記選択器の切替１作、定数
レジスタのデータセットおよび乱数発生器の演算指令、
乱数出力データの乱数レジスタへのデータセットの夫々
の制御を行う制御器とを備え、乱数群の生成の電蓄に最
初のである◇ 以下、本発明の構成を表わす第２図について説明すると
、メモリ１の所定領域に時計メモＩＪ （ＴＯＤ）５を
割付けておき、時計機構４からの時計データを時々刻々
前記時計メモリ５に書き直す。
従って、時計メモリ５の時計データは常々変化を伴って
いるので乱数発生プログラムの実行時に取シ込まれる時
計データは殆んど乱数と見なせるものである０この様に
時計データを乱数初期値として乱数発生プログラムの実
行処理時に用いるから乱数群ごとの相関関数は極めて稀
釈化されたものとなる。上述の説明では、乱数発生機構
は電子計算機に実行指示する手順のつながシであるプロ
グラムそのものであるが、このプログラムについては当
業者において周知であるから説明は省く。また、嚇純プ
ログラム以外にハードウェア自体とわずかな制御指令（
制御指令そのものはプログラムされたものと見て良い。
いるので乱数発生プログラムの実行時に取シ込まれる時
計データは殆んど乱数と見なせるものである０この様に
時計データを乱数初期値として乱数発生プログラムの実
行処理時に用いるから乱数群ごとの相関関数は極めて稀
釈化されたものとなる。上述の説明では、乱数発生機構
は電子計算機に実行指示する手順のつながシであるプロ
グラムそのものであるが、このプログラムについては当
業者において周知であるから説明は省く。また、嚇純プ
ログラム以外にハードウェア自体とわずかな制御指令（
制御指令そのものはプログラムされたものと見て良い。
）との組み合せによって第２図と同様の考え方に立つ別
の手法が第３図に示される。
の手法が第３図に示される。
第３図において、３−１はクロック発振器、３−２は時
計回路、３−３は時計レジスタ、３−４は初期値レジス
タ、３−５は選択器、３−６は制御器、３−７は定数レ
ジスタ、３−８は乱数発生−器、３−９は乱数レジスタ
、３−１０は被試験機である。また、上述の１１ｉ戊に
おいて制御器３−６から、データのセット信号ａ、切替
信号す、セット信号Ｃ，ｓ算指令信号ｄ、セット信号ｅ
、試験用命令ｆ等が与えられる。これらにより乱数を発
生させ被試験機に与えられる様子を説明する。図示され
る様に、電子計算機には時計が付稙されているものとす
る＠この場合の時計は、電子計算機に時計データを送出
［７、データ処理の中で時計データを利用するためと、
畦に電子計算機のオペレータコンソール時刻を数字等に
よって可視表示する利用性がある０前者の場合は時計デ
ータは時刻をディジタル置に変換され送出されるもので
ある。
計回路、３−３は時計レジスタ、３−４は初期値レジス
タ、３−５は選択器、３−６は制御器、３−７は定数レ
ジスタ、３−８は乱数発生−器、３−９は乱数レジスタ
、３−１０は被試験機である。また、上述の１１ｉ戊に
おいて制御器３−６から、データのセット信号ａ、切替
信号す、セット信号Ｃ，ｓ算指令信号ｄ、セット信号ｅ
、試験用命令ｆ等が与えられる。これらにより乱数を発
生させ被試験機に与えられる様子を説明する。図示され
る様に、電子計算機には時計が付稙されているものとす
る＠この場合の時計は、電子計算機に時計データを送出
［７、データ処理の中で時計データを利用するためと、
畦に電子計算機のオペレータコンソール時刻を数字等に
よって可視表示する利用性がある０前者の場合は時計デ
ータは時刻をディジタル置に変換され送出されるもので
ある。
また、クロック発振器３−１１時計回路３−２゜時計レ
ジスタ３−３などは電子計算機のメイン電源スィッチが
オフとされる場合を考慮し、全て、電子計算機内部に装
置されたバッテリーによって支援する様にされる。また
、メイン電源スイツチ時計がクロック発揚器３−１から
クロック信号を受は時計回路３−２で時刻を刻み、時計
データを時計レジスタ３−３にその度毎セットされる。
ジスタ３−３などは電子計算機のメイン電源スィッチが
オフとされる場合を考慮し、全て、電子計算機内部に装
置されたバッテリーによって支援する様にされる。また
、メイン電源スイツチ時計がクロック発揚器３−１から
クロック信号を受は時計回路３−２で時刻を刻み、時計
データを時計レジスタ３−３にその度毎セットされる。
以上の説明かられかる様に時計レジスタ３−３のデータ
の内容は電子計算機のメイン電源スィッチのオン・オフ
に係シなく常に更新されておシ、一定値でないことがわ
かる０この様な時計レジスタ３−３の内容データを初期
値として乱数の発生を試みるのが本発明の主旨である。
の内容は電子計算機のメイン電源スィッチのオン・オフ
に係シなく常に更新されておシ、一定値でないことがわ
かる０この様な時計レジスタ３−３の内容データを初期
値として乱数の発生を試みるのが本発明の主旨である。
そして、そのために、制御器３−６は乱数発生プログラ
ムの起動に応答して、第一番目のステップとして、初期
値レジスタ３−４にセット信号ａを送出する。初期値レ
ジスタはセット信号ａに応答して時計レジスタの内容を
自身の内容データと一致させて保持する。
ムの起動に応答して、第一番目のステップとして、初期
値レジスタ３−４にセット信号ａを送出する。初期値レ
ジスタはセット信号ａに応答して時計レジスタの内容を
自身の内容データと一致させて保持する。
次に制御器はセット信号ａの送出を停止すると共に、切
替信号すを選択器３−５に送出する。この大めに、初期
値レジスタ３−４の内容を信号線Ｘにより信号線Ｚに導
出する。勿論この場合、乱数データの乗せられる信号Ｍ
Ｙは選択器３−５の出力信号線Ｚと接続されていない。
替信号すを選択器３−５に送出する。この大めに、初期
値レジスタ３−４の内容を信号線Ｘにより信号線Ｚに導
出する。勿論この場合、乱数データの乗せられる信号Ｍ
Ｙは選択器３−５の出力信号線Ｚと接続されていない。
この様にして選択器３−５の出力データは信号ｆｉｌＺ
により制御器３−６のセット信号Ｃの到来と共に定数レ
ジスタ３−１に転送され記憶保持される０次に、制御器
３−６は乱数発生器３−８に前記定数レジスタ３−７に
記憶された定数に基づき乱数計算を実行させるべく指令
する。この乱数計算処理によって１乱数生成されると、
乱数レジスタ３−９に送出されると共に、前記選択器３
・−５の入力信号を与えるべく制御器３−９からのセッ
ト信号ｅによって記憶あるいは入力付勢される０更に、
制ａ器３−６は切替信号すを選択器３−５に与えて、選
択器３−５の入力信号線Ｙによって入力されるデータを
出力信号＠２より定数レジスタ３−７に出力させる様に
する０この様にするから、乱数計算によって、生成され
た乱数が次の乱数計算に必要とされる定数として用いら
れ、以降の乱数計算の全てが同一処理手順に従って循環
的に処理される。この様な一連の処理手順を複数回実行
した結果、一つの乱数群が生成される。
により制御器３−６のセット信号Ｃの到来と共に定数レ
ジスタ３−１に転送され記憶保持される０次に、制御器
３−６は乱数発生器３−８に前記定数レジスタ３−７に
記憶された定数に基づき乱数計算を実行させるべく指令
する。この乱数計算処理によって１乱数生成されると、
乱数レジスタ３−９に送出されると共に、前記選択器３
・−５の入力信号を与えるべく制御器３−９からのセッ
ト信号ｅによって記憶あるいは入力付勢される０更に、
制ａ器３−６は切替信号すを選択器３−５に与えて、選
択器３−５の入力信号線Ｙによって入力されるデータを
出力信号＠２より定数レジスタ３−７に出力させる様に
する０この様にするから、乱数計算によって、生成され
た乱数が次の乱数計算に必要とされる定数として用いら
れ、以降の乱数計算の全てが同一処理手順に従って循環
的に処理される。この様な一連の処理手順を複数回実行
した結果、一つの乱数群が生成される。
この様な乱数又は乱数群は、乱数レジスタ３−９から所
要曽取り出すことが可能であるから、例えば、本発明の
詳細な説明する電子計算機による各種被試験機の試験を
実施する場合、試験用命令ｆを電子計算機から与える一
方、乱数レジスタからも乱数データを送出する様になし
、被試験機の試験の結果を再び、電子計算機に送出され
る様にすれば良い。
要曽取り出すことが可能であるから、例えば、本発明の
詳細な説明する電子計算機による各種被試験機の試験を
実施する場合、試験用命令ｆを電子計算機から与える一
方、乱数レジスタからも乱数データを送出する様になし
、被試験機の試験の結果を再び、電子計算機に送出され
る様にすれば良い。
以上に説明した如く、本発明は、乱数を発生させる初期
データを時計回路から得たぁ数データによって乱数発生
回路に与えるため、得られた最終的乱数および乱数群の
相関関係は稀釈化され、より完全な乱数が得られるとい
う効果がある０
データを時計回路から得たぁ数データによって乱数発生
回路に与えるため、得られた最終的乱数および乱数群の
相関関係は稀釈化され、より完全な乱数が得られるとい
う効果がある０
第１図は従来の乱数発生装置によって乱数を発生する手
順を示した概念図。第２図は本発明の乱数発生装置によ
って乱数を発生する手順を示した概念図０第３図は本発
明の乱数発生装置のＨ成を示した回路図である。 ３−１０■クロック発振器 ３−２ ・・・時 計 回 路 ３−３拳・・時 計 レジスタ ３−４・・・初期値レジスタ ３−５ ・拳・ 遺 沢 器 ３−６ ・・・制 御 器 ３−７０・定数レジスタ ３−８・・・乱数発生器 ３−９・・・乱数レジスタ 葬 ？ １遍 界２圓
順を示した概念図。第２図は本発明の乱数発生装置によ
って乱数を発生する手順を示した概念図０第３図は本発
明の乱数発生装置のＨ成を示した回路図である。 ３−１０■クロック発振器 ３−２ ・・・時 計 回 路 ３−３拳・・時 計 レジスタ ３−４・・・初期値レジスタ ３−５ ・拳・ 遺 沢 器 ３−６ ・・・制 御 器 ３−７０・定数レジスタ ３−８・・・乱数発生器 ３−９・・・乱数レジスタ 葬 ？ １遍 界２圓
Claims (1)
- 定数を記憶させた定数記ｔＩＩ器と定数記憶器の定数デ
ータの入力により乱数データを出力する乱数発生器とか
ら故シ１先の乱数出力を順次定数記憶器ＫＩＮｍさせて
再入力し複数の乱数データを出力する乱数発生器におい
て、クロック悟号によ）計時動作をする時計回路および
該時計回路の計時データを蓄える時計レジスタとからな
る時計と％乱数発生器が最初の乱数を発生させる。ため
前記時計レジスタから計時データを抽出し定数レジ、ス
タにセットすべき定数データを保持する初期値レジスタ
と、定数レジスタに記憶すべき定数データを初期値レジ
スタまたは乱数出力データから選択的に出力させる選択
器と、前記初期値レジスタから前記時計レジスタへのデ
ータセットと前記選択器の切替動作、定数レジスタのデ
ータセットおよび乱数発生器の演算指令、乱数出力デー
タの乱数レジスタへのデータセットの夫々の制御を行う
一１＃器を備え、乱数群の生成の廖毎に最初の定数デー
のみ前記初期値レジスタから得る様にしたことを特徴と
する乱数発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56102953A JPS584442A (ja) | 1981-06-30 | 1981-06-30 | 乱数の発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56102953A JPS584442A (ja) | 1981-06-30 | 1981-06-30 | 乱数の発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS584442A true JPS584442A (ja) | 1983-01-11 |
Family
ID=14341169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56102953A Pending JPS584442A (ja) | 1981-06-30 | 1981-06-30 | 乱数の発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS584442A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993016432A1 (en) * | 1992-02-14 | 1993-08-19 | Advantest Corporation | Multi-channel pseudo-random pattern generator |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5637132B2 (ja) * | 1978-05-10 | 1981-08-28 |
-
1981
- 1981-06-30 JP JP56102953A patent/JPS584442A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5637132B2 (ja) * | 1978-05-10 | 1981-08-28 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993016432A1 (en) * | 1992-02-14 | 1993-08-19 | Advantest Corporation | Multi-channel pseudo-random pattern generator |
| US5444645A (en) * | 1992-02-14 | 1995-08-22 | Advantest Corporation | Multi-channel pseudo random pattern generating device |
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