JPS5842278A - 半導体素子ペレツトの製造方法 - Google Patents
半導体素子ペレツトの製造方法Info
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- JPS5842278A JPS5842278A JP14076681A JP14076681A JPS5842278A JP S5842278 A JPS5842278 A JP S5842278A JP 14076681 A JP14076681 A JP 14076681A JP 14076681 A JP14076681 A JP 14076681A JP S5842278 A JPS5842278 A JP S5842278A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、４１にダイオードなどのようにＰ−Ｎ接合の
みの構造を有する半導体素子ペレットの製造方法に関す
る。
みの構造を有する半導体素子ペレットの製造方法に関す
る。
一般に、１枚のつ１−に多数の半導体素子管形成した後
、スクライＶングして１つ１つの半導体素子ペレットに
分離する。この分離され喪中導体素子ペレッ）１−フレ
ーム上に載置固定し、フレームに設けられている電極リ
ードとのワイヤがンディング工程、およびΔツケージ工
程などの組立工程の自動化が既に行われていることは周
知の過多である。
、スクライＶングして１つ１つの半導体素子ペレットに
分離する。この分離され喪中導体素子ペレッ）１−フレ
ーム上に載置固定し、フレームに設けられている電極リ
ードとのワイヤがンディング工程、およびΔツケージ工
程などの組立工程の自動化が既に行われていることは周
知の過多である。
これらの自動組立工程を実行するために、Ｐ−Ｎ接合を
有する半導体素子ペレットにおいては、第１図および第
２図に示すように自動認識用電極が用いられている。す
なわち、高濃度Ｎ形シリコン基板、つｔシ？基板１上に
はＮ形のシリコン層２が設けられ、このＮ形シリコン層
２の中央部には高濃度のＰ形シリコン領域、つｔ、ａｐ
＊斌Ｓが設けられ、またその周辺部に４Ｐ＋領域４が
角環状に設けられている。さらに、表面には絶縁膜とし
て酸化シリコン層（８１０，）５が設けられ、この酸化
シリコン層５の中央部は選択工、チングされてＰ＋領域
Ｊのコンタクト電極６が設けられ、また周辺部も上記Ｐ
領域４上が選択工、チングされている。そして、残って
いる酸化シリコン層５０角環状の外縁端１上には、それ
と一致した同一外側寸法の自動認識組立のための認識用
電極８が幅２０μ乃至３０μで環状に設けられ、とのｇ
識用電極８上には保饅用絶縁膜として酸化シリ；ン膜（
８１０，） ９が設けられて、半導体素子ペレットが構
成されている。
有する半導体素子ペレットにおいては、第１図および第
２図に示すように自動認識用電極が用いられている。す
なわち、高濃度Ｎ形シリコン基板、つｔシ？基板１上に
はＮ形のシリコン層２が設けられ、このＮ形シリコン層
２の中央部には高濃度のＰ形シリコン領域、つｔ、ａｐ
＊斌Ｓが設けられ、またその周辺部に４Ｐ＋領域４が
角環状に設けられている。さらに、表面には絶縁膜とし
て酸化シリコン層（８１０，）５が設けられ、この酸化
シリコン層５の中央部は選択工、チングされてＰ＋領域
Ｊのコンタクト電極６が設けられ、また周辺部も上記Ｐ
領域４上が選択工、チングされている。そして、残って
いる酸化シリコン層５０角環状の外縁端１上には、それ
と一致した同一外側寸法の自動認識組立のための認識用
電極８が幅２０μ乃至３０μで環状に設けられ、とのｇ
識用電極８上には保饅用絶縁膜として酸化シリ；ン膜（
８１０，） ９が設けられて、半導体素子ペレットが構
成されている。
このように構成された半導体素子ペレットを、自動認識
組立装置で自動組立を行うと歩留シが悪いという欠点が
ありた。この歩留りの悪い原因管究明した結果、認識用
電極８がＰ＋領域４上に積層されている場合に多く不良
が発生するという因果関係を見出した。この場合の不良
になる原因としては、明らかではないが機能的には、半
導体素子（レットの一基板１に印加される電圧が認識用
電極８まで到達し、この認識用電極８とＰ領域３の電極
６との間に電圧が印加されることになること、さらに特
に高電圧がＰ−Ｎ接合部に印加され九場合、認識用電極
８と電極６との間の酸化シリコン層５．＃に欠陥がある
と、絶縁が破壊されて逆電圧特性が悪化すると思ゎれる
。ｔた、製造面では認識用電極Ｉ￥ｒ形成する際、第２
図に示すようにマスクずれなどの原因によりｕｎ用電極
８がずれて形成されるものと推定される。
組立装置で自動組立を行うと歩留シが悪いという欠点が
ありた。この歩留りの悪い原因管究明した結果、認識用
電極８がＰ＋領域４上に積層されている場合に多く不良
が発生するという因果関係を見出した。この場合の不良
になる原因としては、明らかではないが機能的には、半
導体素子（レットの一基板１に印加される電圧が認識用
電極８まで到達し、この認識用電極８とＰ領域３の電極
６との間に電圧が印加されることになること、さらに特
に高電圧がＰ−Ｎ接合部に印加され九場合、認識用電極
８と電極６との間の酸化シリコン層５．＃に欠陥がある
と、絶縁が破壊されて逆電圧特性が悪化すると思ゎれる
。ｔた、製造面では認識用電極Ｉ￥ｒ形成する際、第２
図に示すようにマスクずれなどの原因によりｕｎ用電極
８がずれて形成されるものと推定される。
本発明は上記事情に鑑みてなされたもので、その目的と
するところは、認識用電極が載置される絶縁膜の外縁端
よ）も内側Ｋｌ！８ｍ用電極の外電極が位置するようＫ
ｉａ！識用電極用電極することにより、ベレット製造時
に認識用電極が絶縁膜からはみ出すの會改養し、高電圧
印加による逆電圧特性の劣化を防止し得る半導体素子ペ
レットの製造方法上提供することにある。
するところは、認識用電極が載置される絶縁膜の外縁端
よ）も内側Ｋｌ！８ｍ用電極の外電極が位置するようＫ
ｉａ！識用電極用電極することにより、ベレット製造時
に認識用電極が絶縁膜からはみ出すの會改養し、高電圧
印加による逆電圧特性の劣化を防止し得る半導体素子ペ
レットの製造方法上提供することにある。
以下、本発明の一実施例について図Ｗｔ参照して説明す
る。なお、ｊｌＩ２ｒＩ！Ｊと同一部分ＫＦｉ同一符号
を付して説明する。第３図にお込て Ｎ＋＋板１上にＮ
形シリコン層ｚｔ−形成し、このＮ形シリコン層２の中
央部内表面にＰ形不純物を高濃度に選択的にイオン注入
してＰ＋形領域Ｓｔ−形成し、同時にシリコン層２０周
縁部内表面にもＰ形不純物を高濃度に注入して、上記Ｐ
＋領域３と離隔してＰ＋領域４を角環状に形成する・次
に、このように形成したＮ形シリコン層２０表面に絶縁
膜としての酸化シリコン層５を形成し、この酸化シリコ
ン層５の中心部を選択エツチングして上記Ｐ＋領領域３
麦 に１酸化シリコン層５の周縁部を上記Ｐ＋領域４が露出
するように選択エツチングする０次に１表面に電極材と
してのアル建膜全形成し、このアルミ膜の中央部ｔｐ＋
Ｐ＋領域コンタクト電極６として用いる．さらに、酸化
シリコン層５の外縁端１よりも内側に、外縁端８ａが位
置するように幅２０μ乃至３０μＯｗ識用電極１ｔ−残
し、他のアルｔｉｔ選択エツチングして除去する．この
ようにしてＰ領域Ｓのコンタクト電極６および認識用電
極８を形成する．そして、このＭ！識用電極８上に保膜
用絶縁膜としての酸化シリコン換りｔ形成して、半導体
素子ペレットを構成する。
る。なお、ｊｌＩ２ｒＩ！Ｊと同一部分ＫＦｉ同一符号
を付して説明する。第３図にお込て Ｎ＋＋板１上にＮ
形シリコン層ｚｔ−形成し、このＮ形シリコン層２の中
央部内表面にＰ形不純物を高濃度に選択的にイオン注入
してＰ＋形領域Ｓｔ−形成し、同時にシリコン層２０周
縁部内表面にもＰ形不純物を高濃度に注入して、上記Ｐ
＋領域３と離隔してＰ＋領域４を角環状に形成する・次
に、このように形成したＮ形シリコン層２０表面に絶縁
膜としての酸化シリコン層５を形成し、この酸化シリコ
ン層５の中心部を選択エツチングして上記Ｐ＋領領域３
麦 に１酸化シリコン層５の周縁部を上記Ｐ＋領域４が露出
するように選択エツチングする０次に１表面に電極材と
してのアル建膜全形成し、このアルミ膜の中央部ｔｐ＋
Ｐ＋領域コンタクト電極６として用いる．さらに、酸化
シリコン層５の外縁端１よりも内側に、外縁端８ａが位
置するように幅２０μ乃至３０μＯｗ識用電極１ｔ−残
し、他のアルｔｉｔ選択エツチングして除去する．この
ようにしてＰ領域Ｓのコンタクト電極６および認識用電
極８を形成する．そして、このＭ！識用電極８上に保膜
用絶縁膜としての酸化シリコン換りｔ形成して、半導体
素子ペレットを構成する。
上述したように、認識用電極８の外縁端８ａを、認識用
電極Ｉの下に形成されている酸化シリコン膜５の外縁端
７よりも内側に設けて形成するので、電極材層であるア
ルミ膜の選択エツチングの際のマスクが多少ずれても、
Ｐ＋領域４上までずれることなく製造でき、よって歩留
りの向上が可能となる．す々わち、酸化シリコン膜５お
よび９の欠陥などに起因する高電圧印加による逆電圧特
性の劣化を防止することができるものである。
電極Ｉの下に形成されている酸化シリコン膜５の外縁端
７よりも内側に設けて形成するので、電極材層であるア
ルミ膜の選択エツチングの際のマスクが多少ずれても、
Ｐ＋領域４上までずれることなく製造でき、よって歩留
りの向上が可能となる．す々わち、酸化シリコン膜５お
よび９の欠陥などに起因する高電圧印加による逆電圧特
性の劣化を防止することができるものである。
以上詳述したように本発明によれば、認識用電極が載置
される絶縁膜の外縁端よりも内側に認識用電極の外縁端
が位置するように認識用電極管形成することにより、ベ
レット製造時に認識用電極が絶縁膜からはみ出すのｔ改
善し、高電圧印加による逆電圧特性の劣化を防止し得る
半導体素子ベレットの製造方法を提供できる。
される絶縁膜の外縁端よりも内側に認識用電極の外縁端
が位置するように認識用電極管形成することにより、ベ
レット製造時に認識用電極が絶縁膜からはみ出すのｔ改
善し、高電圧印加による逆電圧特性の劣化を防止し得る
半導体素子ベレットの製造方法を提供できる。
第１図は従来のＰ−Ｎ接合を有する半導体素子ベレット
の平面図、第２図は同ベレ，トの構造およびマスクずれ
により認識用電極がＰ＋領域上に形成され念状Ｍを示す
断面図、第３図は本発明の一実施例を説明するための構
造断面図である。 １・−・Ｎ＋シリコン基板、２・−Ｎ形シリコン層、３
．４・・・Ｐ領域、５，９・・・酸化シリコン層、６・
・・コンタクト電極、１−・酸化シリコン層の外縁端、
８１・・・認識用電極の外縁端、８・−ｇ除用電極。 出顧人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図
の平面図、第２図は同ベレ，トの構造およびマスクずれ
により認識用電極がＰ＋領域上に形成され念状Ｍを示す
断面図、第３図は本発明の一実施例を説明するための構
造断面図である。 １・−・Ｎ＋シリコン基板、２・−Ｎ形シリコン層、３
．４・・・Ｐ領域、５，９・・・酸化シリコン層、６・
・・コンタクト電極、１−・酸化シリコン層の外縁端、
８１・・・認識用電極の外縁端、８・−ｇ除用電極。 出顧人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図
Claims (2)
- （１） Ｐ−Ｎ接合を有する半導体素子ベレットの周
辺部に設けられる絶縁膜上に自動Ｉ！識組立のための認
識用電極を形成するに際し、前記絶縁膜の外縁端よ）も
内側に前記認識用電極の外縁端が位置するように認識用
電極を形成することｔ−％徴とする半導体素子ペレット
の製造方法。 - （２） ペレットの外縁端には半導体層が露出するこ
とを特徴とする特許請求の範囲第１項記載の半導体素子
ペレットの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14076681A JPS5842278A (ja) | 1981-09-07 | 1981-09-07 | 半導体素子ペレツトの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14076681A JPS5842278A (ja) | 1981-09-07 | 1981-09-07 | 半導体素子ペレツトの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5842278A true JPS5842278A (ja) | 1983-03-11 |
Family
ID=15276242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14076681A Pending JPS5842278A (ja) | 1981-09-07 | 1981-09-07 | 半導体素子ペレツトの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5842278A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49749A (ja) * | 1972-04-18 | 1974-01-07 | ||
| JPS51126053A (en) * | 1975-04-25 | 1976-11-02 | Hitachi Ltd | Recognition pattern composition for unit detection |
-
1981
- 1981-09-07 JP JP14076681A patent/JPS5842278A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49749A (ja) * | 1972-04-18 | 1974-01-07 | ||
| JPS51126053A (en) * | 1975-04-25 | 1976-11-02 | Hitachi Ltd | Recognition pattern composition for unit detection |
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