JPS5841692B2 - Ｍｉｓロンリカイロ - Google Patents

Description

【発明の詳細な説明】 本発明は、絶縁ゲート型電界効果トランジスタ（以下Ｍ
ＩＳＦＥＴ又は単にＦＥＴと称す）を用いたＭＩＳＦＥ
Ｔ回路に関する。

一般に、ＭＩＳＦＥＴを用いたディジタル回路において
は、ＭＩＳＦＥＴのゲート容量、或いは配線容量等の寄
生容量を積極的に記憶手段とじて用いている。

この場合、こり配線容量と、これの充放電制御のための
スイッチ手段としての伝送ゲ−）ＦＥＴとが対をなして
構成されるものである。

この１例として、シフトレジスタの半ビットを構成する
回路においては、第２図に示すようにインバータ回路Ｍ
７２Ｍ２とその出力ラインに直列に設けられた伝送ゲー
トＦＥＴ Ｍ３とからなる回路が知られている。

この回路の記憶容量Ｃ１は主として次段のインバータの
駆動用ＦＥＴのゲート容量を用いている。

ところで、上記ＭＩＳＦＥＴ回路にあっては、伝送ゲー
）ＦＥＴ、Ｍ３に生ずるテーリング（ｔａ山■）現象の
ため、記憶容量Ｃ１が放電してしまうという問題を有す
る。

すなわち、このテーリング現象による記憶容量の放電の
問題というのは次のように説明される。

第３図は、伝送ゲー） Ｆ Ｅ Ｔ Ｍ３と容量Ｃ１と
が対として構成された半導体装置の部分断面図である。

同図では、ｎ型半導体基板１にＰ十拡散を行うことによ
って、伝送ゲー）ＦＥＴＭ３のドレインとンースにする
ためのＰ十型拡散層２，３を形威し、この拡散層に一部
オニバーラツプさせて絶縁膜４を形成し、この絶縁膜４
上にゲート５を形成している。

上記ドレイン２にはインバータの出力ｖＡ取出用の信号
線が接続され、ンース３には次段のインバータの入力Ｖ
ｃ印加用の信号線が接続され、この信号線の他端は次段
のインバータの駆動用ＦＥＴのゲートに接続される。

容量Ｃ３は次段のインバータの駆動用ＦＥＴのゲート容
量から構成される。

伝送ゲートＦＥＴＭ３のゲートにはクロックパルスφが
印加されるようになっている。

そして、一般には、伝送ゲートＦＥＴＭ３のゲートに印
加されているクロックパルスφは、非印加時（ＦＥＴＭ
３オフのとき）でも、ある程度の電位に有しているもの
である。

すなわち、かかるクロックパルスφは、多くはＭＩＳ半
導体集積回路内で構成されること及び伝送ゲートＦＥＴ
Ｍ３の動作を迅速に行わせる必要があることから極端に
大きいレベル振幅を持つようにはされないものである。

したがって、上記クロックパルスφの非印加時でも、上
記ゲート直下には空乏層６が生じている。

かかる状況下で、例えばインバータＭ１．Ｍ２の出力電
位がノ・イレベルからロウレベルに変化されることによ
ってドレイン２に対してソース３の電位が絶対値的に高
くなった場合、ソース３からドレイン２に向って電流が
流れるため、これにより記憶容量Ｃ１における充電々荷
が放電することになる。

この放電により、次段のインバータの駆動用ＦＥＴがカ
ットオフするおそれが生じ、その結果次段のインバータ
が誤動作するおそれが生ずるという問題が生ずる。

本発明は、上記問題を解決するためになされたものであ
り、その目的とするところは、伝送ゲートＦＥＴに生ず
るテーリング現象に基づく記憶容量の放電を防止する回
路を提供することにある。

本発明に従えば、伝送ゲー）ＭＩＳＦＥＴの入力側と電
源端子との間に放電防止用ＭＩＳＦＥＴが設けられる。

この放電防止用ＭＩＳＦＥＴは、そのゲートが伝送ゲー
）ＭＩＳＦＥＴの出力側に結合される。

その結果、伝送ゲー）ＭＩＳＦＥＴの入力端は、放電防
止用ＭＩＳＦＥＴによって充電される。

以下実施例にそって図面を参照し本発明を具体的に説明
する。

第１図は本発明の１例を示すＭＩＳＦＥＴ回路の回路図
である。

この回路は同図に示すようにインバータ回路Ｍ１１Ｍ２
と、その出力ラインに直列に設けられた２つの伝送ゲー
）ＦＥＴＭ３゜Ｍ４ と、次段のインバータ回路と、記
憶容量Ｃ１と、ＭＩＳＦＥＴ回路とから構成されている
。

この回路における記憶容量Ｃ３は主として、次段のイン
バータの駆動用ＦＥＴのゲート容量から構成される。

上記伝送ゲートＦＥＴＭ３２Ｍ４は、記憶容量Ｃ１の充
放電を制御するためのものであり、同時にオンオフされ
る。

そのためにその両ゲートには共通にクロックパルスφが
印加される。

そして、本発明は、特に、上記伝送ゲー）Ｆ’ＥＴＭ３
とＭ４の接続点と電源電圧端子ＶＤＤ間に容量放電防止
用ＦＥＴＭ５を設げる。

このＦＥＴＭ５のゲートには、容量Ｃ３の充電電圧を印
加する。

なお、容量Ｃ２は、ＦＥＴＭ３〜Ｍ５における接合容量
によって構成される容量である。

以上構成の実施例によれば、以下に示す理由によりその
目的が達成できる。

容量Ｃ１に充電がなされ、その後クロックパルスφによ
り伝送ゲートＦＥＴＭ３５Ｍ４がオフの状態にされた場
合であって、伝送ゲー）ＦＥＴＭａ。

Ｍ４の入力側電位が、その出力側電位よりも低くされた
ときには、前記のようなテーリング現象によってＦＥＴ
Ｍ３のノースからドレインに向って電流が流れることに
なり、その結果接合容量Ｃ２の充電々荷がＦＥＴＭ３を
介して放電され始めることになる。

従って上記ＦＥＴＭ３のソース電圧（ＦＥＴＭ４のドレ
イン電圧）Ｖｓは、ＦＥＴＭ４のソース電位■ｃよりも
低いものになろうとする。

しかし、本実施例では、容量放電防止用ＦＥＴＭ５が設
けられていることに注目されなげればならない。

すなわち、上記Ｆ’ＥＴＭ５は、上記ＦＥＴＭ３のテー
リング現象によりこのＦＥＴ Ｍ３のソース（ＦＥＴ
Ｍ、のドレインであり、かつ、ＦＥＴＭ５のソースでも
ある）の電圧Ｖｓが下ることにより、この電圧ＶｓとＦ
ＥＴＩ・Ｍ５のゲート（ＦＥＴＭ、のソース）電圧Ｖｃ
との差が、とのＦＥＴＭ、のしきい値電圧Ｖｔｈ以上に
なると、オンとなるものである。

上記ＦＥＴＭ５がオンになると、上記接合容量Ｃ２は上
記ＦＥＴ Ｍ５を介して充電されることになり、その結
果■８の電位は、それ以下には下がらないことになる。

ＦＥＴ Ｍ、のテーリング現象による放電電流は、ドレ
イン電圧Ｖｓとソース電圧Ｖｃ間の差が極めて小さくな
ることによって極めて小さく、無視できるようになる。

したがって、テーリング現象による記憶容量Ｃ１の放電
は実質的に無視できるようになる。

以上の結果、次段のインバータの駆動用ＦＥＴがカット
オフする虞れはなく、したがってそれにおける誤動作の
問題も起らない。

このような実施例において、ＦＥＴ Ｍ３とＭ４を直
列接続した構成は、伝送ゲー）ＦＥＴの本来の動作に何
ら影響を及ぼすものではない。

すなわち、両ＦＥＴのゲートには共通にクロックパルス
φを印加するものであるから、このクロックパルスによ
り記憶手段としての容量Ｃ１の充放電を行う動作は両者
共同−となるためである。

また、容量放電防止用ＦＥＴＭ５は、記憶容量の充電電
圧に従って動作するものであるから記憶動作に支障を来
すものではない。

本発明は上記実施例に限定されず種々の変形を採り得る
。

例えば、上記実施例では、２＠の伝送ゲートＦＥＴを直
列接続するものとしたが、これに限られず３岡以上直列
接続し、これらのゲートには共通に信号を印加するもの
としてもよい。

さらに、実施例ではｐチャンネル用ＦＥＴについて説明
したが、原理はｎチャンネル用ＦＥＴでも同じことが言
える。

本発明は、シフトレジスタ、リードオンリメモリ、ラン
ダムアクセスメモリ等の他、Ｆ’ＥＴの浮遊容量を記憶
手段として使用し、この容量の充放電を制御するために
伝送ゲー）ＦＥＴとが対をなして構成されているような
回路に広く利用できる。

【図面の簡単な説明】

第１図は本発明の１例を示す回路図、第２図は従来の１
例を示す回路図、第３図はそれを半導体装置に構成した
場合の部分断面図である。 Ｍ１〜Ｍ５−・・・・・ＦＥＴ、Ｃ１，Ｃ２・・・・・
・容量、φ−・・・・・クロックパルス、１・・・・・
・基板、２°・・・・−ドレイン、３・−・・・・ソー
ス、４・・・・・・絶縁膜、５・・・・・・ゲート、６
・・・・・・空乏層。

Claims (1)

1. 【特許請求の範囲】 １ それに結合された容量に与えられる電荷によってそ
   の電位が決められる第１接続点と、パルスによってスイ
   ッチ制御されそのドレイン・ソース通路を介して上記第
   １接続点に電荷を与える第ｌＭＩＳＦＥＴと、上記第１
   接続点に与えられた電荷を第２接続点に伝送させるよう
   に上記第１接続点と上記第２接続点との間に接続されか
   つ上記第ｌＭＩＳＦＥＴと同時にオン状態にされる第２
   Ｍｌ５ＦＥＴと、上記第１接続点と電源端子との間に接
   続されかつゲートに上記第２接続点における電圧が供給
   される第３Ｍｌ５ＦＥＴとを備え、上記第２接続点の電
   位がゲートに与えられる上記第３Ｍｌ５ＦＥＴによって
   上記第１接続点を充電させるようにしてなることを特徴
   とする ＭＩＳＦＥＴ回路。