JPS5840762B2

JPS5840762B2 - ディジタルデ−タ分配装置の誤動作検出方式

Info

Publication number: JPS5840762B2
Application number: JP51066571A
Authority: JP
Inventors: 朝勝佐藤; 雅男山盛
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1976-06-09
Filing date: 1976-06-09
Publication date: 1983-09-07
Also published as: JPS52149937A

Description

【発明の詳細な説明】本発明は、ディジタルデータ分配装置の誤動作検出方式
に関する。

ディジタルデータ分配装置は、プログラム式シーケンサ
等で積極的に利用されている。

プログラム式シーケンサの事例を述べよう。

このシーケンサは、データ入力装置とデータ出力装置、
及び該入力、出力装置との間でデータ交換を行うプロセ
ッサより成る。

出力装置の主要部に設けられているのがディジタルデー
タ分配装置である。

この出力装置は、上記プロセッサからのデータをシリア
ルに受けて、同時にプロセッサから送られてくるアドレ
スに基づき順次メモリに記憶する作業を行っている。

このメモリに記憶されたデータは、プロセッサから送ら
れてくるアドレスに基づき出力されてゆく。

これらの作業がデータ分配に相当する。

一方、データの作業量が増加するにつれて、その故障診
断が各種要求されてくる。

上記プログラム式シーケンサもその例外ではない。

特に出力装置は、データを分配する作業を行っているた
め、故障診断は特別重要視される。

出力装置からの読出データは、各種操作器に送られる。

従って、出力装置が故障していた場合は各種の操作器に
対して誤動作の操作を指令することになる。

こうした点からも、出力装置の故障診断は重要となる。

こうした出力装置の故障診断を従来の故障診断方式によ
って行えれば、極めてよいことである。

従来の代表的なやり方を示そう。

第１図は、対象機器は異にするが誤動作検出を行なって
なる従来の代表的な事例を示している。

前置制御装置１と主制御装置２と後置制御装置３とはシ
リアルに接続され、前置制御装置１には、入力信号Ｓｉ
が入力し、後置制御装置３から出力信号Ｓｏが出力され
ている。

各制御装置１，２゜３は論理回路的動作を行うものとな
っている。

従って、入力信号Ｓｉ、出力信号Ｓｏは共にディジタル
信号として規定されている。

かかる装置の誤動作検出を行っているものが、人力信号
８ｉと出力信号Ｓｏとを入力する誤動作検出回路４０で
ある。

この誤動作検出回路４０は、人力信号８ｉと出力信号Ｓ
ｏとを一定の規則のもとに比較を行い、その比較の結果
、一致していれば各制御装置１゜２．３は正常、不一致
であれば各制御装置１，２゜３のいずれかは異常とし、
異常信号Ｓａを発生している。

この異常信号Ｓａは主制御装置２に送られ、一定の動作
禁止、例えばリセット動作の指令を行う。

最も簡単な動作検出回路は、インヒビット回路である。

このインヒビット回路である時には、人力信号Ｓｉと出
力信号Ｓｏとが不一致の時のみ、異常信号Ｓａが発生す
る。

このインヒビット回路を使用した場合が、プログラム式
シーケンサを適用対象とした場合である。

従って、本発明との関係からインヒビット回路の場合に
的をしぼって進めよう。

インヒビット回路を使用するためのシーケンサは、入力
信号Ｓｉと出力信号Ｓｏとがタイミング的に一致し得る
ことが条件である。

そのタイミング上の一致がなければ、インヒビット回路
によるインヒビット論理を得ることができない。

即ち、ここで問題としているシーケンサは特有の形態の
もとにある。

タイミング的な一致を必要とするシーケンサは、結論的
に云えばハード的論理構成になるもの、即ち、非プログ
ラム式シーケンサということになる。

非プログラム式シーケンサ、即ちプロセッサの代りに論
理回路を使用してなるシーケンサは、プログラム式シー
ケンサが発達する以前のシーケンサである。

両者の相異は、ハードかソフトかということであるが、
誤動作検出の観点から云えば、本質はタイミング的な一
致を前提とするか不一致が起るのは当然であるとする前
提に立つかである。

このことをより詳述すると、プログラム式シーケンサは
、プロセッサ内のメモリに記憶されたプログラムに従い
入力回路の状態を順次スキャニングし、プログラムに従
い入力回路からの情報をプログラム的に演算処理して、
該演算処理の結果をプロセッサから出力回路に供給する
ようにしている。

勿論、入力回路に入力される情報は各種操作器の出力で
あり、出力回路より出力される情報は上記各種操作器の
制御情報として提供される。

この操作器との関連は一般のシーケンサに共通である。

また、出力回路からの情報は、プロセッサ内に取り込ま
れる。

以上の構成に於いて、第１図の構成と比較するに、入力
回路に各種操作器から取り込まれる情報が入力信号Ｓｉ
に該当し、出力回路から出力される情報が出力信号Ｓｏ
に該当する。

従って、プログラム式シーケンサであってもシステム的
に考えた場合、従来の非プログラム式シーケンサと変り
はなく、第１図に述べた如き誤動作検出方式が適用可能
と考えられる。

しかし、実際上は、適用はできない。

この理由が、プログラム的処理に伴う入力信号と出力信
号とのタイミング上の違いである。

例えば、入力信号が入力回路に印加すると、入力回路を
介して入力信号はプロセッサに転送される。

このプロセッサでは、プログラムに応じた処理を行う。

この処理は例えば数ステップより成る。

即ち、プロセッサでは入力信号を受けつけて、すぐに出
力信号を発生するものではない。

プログラムによる処理を行った後、その処理結果を出力
信号として発生するのである。

入力信号を受けつけてから処理して出力するまでの時間
は全くの任意である。

例えば、その間に要する時間は数分〜数時間に至る場合
もある。

こうしたマイクロ・プロセッサでの処理時間のため、人
力信号と出力回路からの出力信号とはタイミング的に一
致しない。

以上のプログラム式シーケンサに対しては、第１図の如
き誤動作検出方式は当然の事ながら適用できないことに
なる。

この従来方法は不適であるとの点は、別の観点から云え
ば、シーケンサ全体を統括して誤動作を検出するという
立場に立つためである。

従って、部分的な形で誤動作を検出する考え方に立つな
らば、従来方式の誤動作検出方式も適用可能である。

本発明は以上の点を基本とするものである。

更に発明の前提を展開しよう。

プログラム式シーケンサを部分的にとらえるならば、装
置類別そのもの、即ち、入力回路、プロセッサ、出力回
路の３つの部分より成る。

この３つの部分の中で、それぞれ入力信号と出力信号と
がある。

プロセッサでは、入力信号と出力信号とはタイミング的
に一致しない。

タイミング的に一致するものは、入力回路、出力回路の
２つである。

また、入力回路と出力回路の中で、どちらが誤動作を起
す確率があるか、また、どちらが誤動作を起した場合、
影響が強いかということが次に問題となる。

誤動作の起る確率は入力回路、出力回路共に、どちらと
も云えきれない。

従って、後者の事例で考えると、入力回路は入力信号の
とり込みを中心とするものであり、いわば受身的である
。

これに比して、出力回路は、操作器を直接、操作するた
め、誤動作は操作器に対して誤った操作をしてしまうこ
とになり、影響は大きい。

勿論、入力回路に対しても誤動作が決して良いというこ
とでないことは云うまでもない。

本発明は、かかる観点の中で提案されるものであって、
出力回路に対して誤動作検出を行わしめようとするもの
である。

更に本発明では、第１図に述べた如き考え方を出力回路
にそのまま機械的に適用するものではなく、出力回路特
有の形態の中で、更に思想的に発展させている。

更に、本発明の対象とするものは、プログラム式シーケ
ンサに於ける出力回路を有力としているが、出力回路は
、先に述べたようにデータ分配装置の一つである。

従って、本発明では、データ分配装置そのものにまで拡
張させている。

本発明の要旨は、ディジタルデータの入力信号をデータ
分配装置とは別に設けられたメモリに書込み、更に該メ
モリとも異なる別のメモリに、データ分配装置の出力信
号の中で上記人力信号に対応する出力信号を書込み、次
いで互いに書込まれた入力信号と出力信号とを比較せし
め、両者の不一致が生じた時に誤動作を認定せしめよう
とするものである。

本発明は更に幾つかの実施例が提案される。

以下図面により本発明の詳細な説明しよう。

先ず、プログラム式シーケンサの出力回路を説明しよう
。

この出力回路の構成国を第２図に示す。第２図に於いて
、プロセッサ（図示せず）からは、アドレスＡＤＤＲ１
，書込み指令信号ＷＳＴＢ、データＤＡＴＡが送られて
くる。

デコーダ１は、上記送られてくるアドレスＡＤＤＲ１を
書込み指令信号ＷＳＴＢのタイミングで取り込み、デコ
ードを行っている。

図ではアドレスＡＤＤＲ１は３ビツト構成より成り、そ
のビット単位に並列にデコーダ１のＡｔＢｔＣ
端子に入力され、デコードを行っている。

デコーダ１でデコードされたアドレスは、書込み用のタ
イミングとしてメモリ２，３．・・・。

４のタイミング端子Ｔに入力する。

例えばアドレスＡＤＤＲ１が” ００１ ”の場合は、
メモリ３のタイミング信号となる。

一方、各メモリ２，３゜・・・、４のデータ端子りには
プロセッサからのデータＤＡＴＡが共通に印加してなる
。

そして、データの取り込みはタイミング信号によってな
される。

従って、アドレスＡＤＤＲ１が”００１”の場合には、
メモリ３のタイミング端子に取り込み指令が入力し、そ
の時、データ端子に到達しているデータＤＡＴＡがメモ
リ３に書込まれることになる。

メモリ２，３．・・・、４のそれぞれに記憶されたデー
タは、増巾回路８，９．・・・、１０に送られ、データ
Ｄ。

、Ｄｌ、・・・ｊＤ？として操作器に与えられる。

一方、各メモリのデータを読出す際には、データセレク
タ７が活用される。

このデータセレクタ７は、アドレスＡＤＤＲ１をうけて
、そのアドレスの内容に従って各メモＩＪ２、３
、・・・、４の中の該当するメモリのデータを端子Ｘよ
りデータＤｉｎとして出力する。

このデ′−タＤｉｎはマイクロプロセッサに入力する。

かかる出力回路に誤動作検出回路を設けた本発明の実施
例を第３図に示す。

第４図はそのタイムチャートを示す図である。

この実施例で第２図と異なる点は、誤動作検出回路１０
０を設けたことにある。

誤動作検出回路１００は、メモリ５，６、エクスクルー
セブオア１３、ゲート１４より成る。

メモリ５のデータ端子にはプロセッサからのデータＤＡ
ＴＡが入力する。

この入力データＤＡＴＡの取り込みはタイミング端子Ｔ
に送られてくる指令信号ＷＳＴＢによって行われる。

また、リセットは、マイクロプロセッサ手動操作による
リセット信号ＲＥＳＥＴによって行っている。

エクスクルーセブオア１３は、メモリ５の出力端子Ｑか
らのデータ５ａとデータセレクタ７の端子Ｘより出力さ
れるデータＤｉｎとを入力としてエクスクルーセブオア
論理を行っている。

ゲート１４は、指令信号ＷＳＴＢとメモリ６の出力端子
Ｑより出力される信号６ａの否定信号とのナンドを行っ
ている。

メモリ６は、オア１３の出力信号１３ａがデータ入力端
子りに印加され、その取り込みタイミングは端子Ｔに印
加してなるゲート１４の出力信号１４ａによって行うメ
モリである。

メモリ６の出力信号６ａは誤動作表示信号となる。

かかる構成に基づく誤動作検出の過程を以下、説明しよ
う。

先ず、プロセッサ側からデータＤＡＴＡが送られてくる
。

このデータＤＡＴＡは第４図に示すように１０１００１
００”なるデ゛イジタルパルス信号となっている。

このディジタル信号の各ビットはアドレス″′Ｏ”から
７”までにそれぞれ対応している。

指令信号ＷＳＴＢは１データ毎にプロセッサ側より出力
され、アドレスＡＤＤＲ１は上記ｌデータ毎に該データ
に同期してプロセッサ側より出力される。

このアドレスＡＤＤＲ１は第２図より明らかなように、
例えばデータの分配先のメモ、す２，３．・・・、４の
総数のアドレスとなっている。

図では、アドレスとして０，１，２．・・・０７の合計
８個の場合が示されている。

更に、このそれぞれのアドレスに対応した出力り。

、Ｄｌ、・・・Ｄ７が増巾回路８，９．・・・、１０よ
り出力される。

以上の各信号の入力からその処理についての動作は第２
図で説明した事柄故、省略する。

誤動作検出回路１００では、先ずデータＤＡＴＡが指令
信号ＷＳＴＢのタイミングでメモリ５に取り込まれる。

一方、データセレクタ７ではアドレスＡＤＤＲ１のもと
に増巾回路８，９．・・・、１０の該当する増巾回路の
出力がデータＤｉｎとして出力される。

エクスクルーセブオア１３では、上記メモリ５の出力５
ａとデータセレクタ７からの出力Ｄｉｎとの比較を行う
。

この比較の結果、エクスクルーセブオア１３からは信号
１３ａが出力される。

以上の過程を第４図に従って具体的に対応させよう。

アドレス操作に使用される指令信号ＷＳＴＢの８個の信
号のタイミングはｔ。

、２ｔｏ。３ｔｏ、・・・、８ｔｏの時間で発生するも
のとする。

先ず、時間ｔ。

ではデータＤＡＴＡより明らかなように、データ”１”
となっている。

この時のアドレスＡＤＤＲ１のアドレス内容は”０”で
ある。

従って、時間ｔ。

でメモリ２が選ばれ、このメモリ２にデータ″１”が書
込まれ、且つ増巾回路８よりこのデータ″′１”が出力
される。

第４図ではデータＤ。

とじて示しである。また、時間ｔ。で上記増巾回路８の
出力として”１”がＤｉｎとして書込指令信号ＷＳＴＢ
が出てからアドレスＡＤＤＲ１が確立している間、ｔａ
時間出力される。

なおアドレスＡＤＤＲ１がＡＤＤＲｌ＋１に変ってか
ら次の書込指令信号ＷＳＴＢが来るまでの間ｔ６時間Ｄ
ｉｎ信号はアドレス、ＡＤＤＲｌ＋１に対応する信号
を出力することになる。

この信号ＤｉｎはアドレスＡＤＤＲ１＋１の更新前の信
号で、書込指令信号Ｗ８ＴＢにより更新される一方、メ
モリ５では、データＤＡＴＡをタイミングｔ。

で受取る故、時間ｔｏで立上るパルス信号５ａが出力す
る。

従って、信号Ｄｉｎと５ａとを受けたエクスクルーセブ
オア１３は、両人力信号がｔａ時間″１”であるため、
その出力として、時間ｔ。

以降ｔａ時間は”Ｏ”となる信号１３ａを出力する（図
では、時間ｔ。

以前も０”としている故、”０”がｔ。

以降も継続することになる）。

この出力信号１３ａの”Ｄ”状態は出力回路が正常であ
ることを意味する。

”０′′状態を意味する信号１３ａは、メモリ６のデー
タ入力端子りに印加する。

メモリ６への信号１３ａの取り込みタイミングはゲート
１４の出力１４ａによって決まる。

一方、ゲート１４は、指令信号ＷＳＴＢとメモリ６のＱ
端子の出力信号６ａの否定信号とが入力し、両者のナン
ド論理をとっている。

従ってｔｏで発生した信号１３ａは、指令信号ＷＳＴＢ
の立下り時、即ち、ゲート１４の出力信号１４ａでは立
上り時（０”から′１”への移行）でメモリ６はＤ端子
に入力してくる信号１３ａを取り込む、この結果、第４
図に示す如き出力信号６ａがメモリ６より出力されるこ
とになる。

なお、信号１３ａはアドレスＡＤＤＲ１がＡＤＤＲ１＋
１に変ってから次の指令信号がくるまでの間ｔ６時間は
、Ｄｉｎ信号と、５ａ信号が一致するとはかぎらないた
め不定となる。

しかし、この時間ｔ５の間はメモリ６は信号を取り込ま
ないため問題はない。

次に、第４図では２番目のデータＤＡＴＡとして０”か
ら入力してくる。

このＤＡＴＡは指令信号ＷＳＴＢの２番目の信号、即ち
時間２ｔｏで取り込まれる。

この時、アドレスＡＤＤＲ１は１″である故、アドレ
ス６１′′のメモリ３が選択されて書込まれる。

同時に、このメモリ３の出力が増巾回路９を介して出力
Ｄ１として出力される。

出力り、の内容は時間２ｔｏのデータＤＡＴＡが０”で
ある故″Ｏ”となる。

また、セレクタ７を通して、時間２ｔｏでは、出力Ｄｉ
ｎとして′０”が出力される。

２方メモリ５では、時間２ｔｏでＤＡＴＡがＯ”である
故、出力信号５ａとして０”の信号を発生する。

この”０”信号の区間は３ｔ。まで続く。

また、出力ＤｉｎはＡＤＤＲｌの１が終了するまで続く
故、エクスクルーセブオア１３は時間２ｔｏ以降も”０
”なる出力信号１３ａをＡＤＤＲｌのｌが終了するまで
維持することになる。

従って、メモリ６からは′Ｏ”が出力され、異常表示は
なされない。

さて、第４図に示すように、次の第３番目のアドレス″
′２”に相当する区間ではデータＤＡＴＡはｎ１ｎ
となっている。

このデータ６１”は指令信号３ｔｏでメモリに取り込ま
れる（メモリとしては、メモリ３の次のメモリであるが
、図ではこの第３番目のメモリは省略している。

またこのメ％ＩＪに対応する増巾回路も省略している
）。

従って、その時の出力をＤ２とすると、本来、時間３ｔ
ではデータＤＡＴＡは１”である故、出力Ｄ２も′ｌ”
になっているはずであるが、出力回路のいずれかで誤動
作を起し、“０”を誤って出力したものとする。

図では時間３ｔｏで、本来、点線部の如きｎ１ｔｔ
となるはずが実線の如きＯ”となるものとして図示して
いる。

従って、その時の出力Ｄｉｎは、本来、点線部の如く１
”となるはずであるが、誤って実線の如きＯ”となる。

一方、メモリ５では出力回路の動作に無関係な入力、即
ちマイクロ・プロセッサ側の出力がそのまま入力される
。

従って、出力回路の誤動作が検出された時間３ｔｏで入
力データＤＡＴＡは′”１″である故、メモリ５の出力
信号５ａも時間３ｔｏで０”より１”となる。

次に、エクスクルーセブオア１３では、メモリ５とデー
タセレクタ７の出力信号５ａとＤｉとを受けているため
、時間３ｔで“０”より′１”となる出力信号１３ａを
発生する。

この出力信号１３ａの”１”状態は出力回路が誤動作を
したことを意味する。

この信号１３はＷＳＴＢの立下り時、即ち、ゲート１４
の出力信号１４ａでは立上り時（Ｏ”が′１”への移行
）でｔメモリ６はＤ端子に入力してくる信号１３ａを取
り込む。

この結果、第４図に示す如き出力信号６ａがメモリ６よ
り出力されることになる。

この出力信号６ａが出力回路の誤動作を警報する警報信
号となる。

この警報信号６ａは、リセット信号ＲＥＳＢＴが入力さ
れてくるまで続く。

第４図では、リセット信号ＲＥＳＥＴは負論理形式で与
えているが、勿論、正論理形式であってもよい。

以上の動作説明より明らかなように、出力回路に誤動作
があった場合には、誤動作検出回路により、誤動作を検
出できるようになった。

誤動作検出の警報信号は、リセット信号が送られてくる
まで継続できる。

第５図は本発明の他の実施例を示す図、第６図はそのタ
イムチャートを示す図である。

本実施例は第３図に示した実施例に比べ、出力回路の一
部にアドレスレジスタ１１を設けていること、及びこの
アドレスレジスタ１１を設けたことから起因する新規の
処理形態を誤動作検出回路１００に行わせるようにした
ことに新規な構成がある。

誤動作検出回路１００の中で新しく設けたものは、ゲー
ト１４とメモリ６との間のワンショットマルチバイブレ
ータ１２である。

また、アドレスレジスタ１１の出力がデータセレクタ７
のアドレス入力となっている。

出力回路の中にアドレスレジスタ１１を設けた理由は、
データＤＡＴＡの出力回路への取り込みのタイミング
と出力回路からのデータの取り出しのタイミングとが異
ることを前提にしているためである。

また、出力回路の内部の信号伝達に伴う時間遅れをＴａ
として考慮している。

アドレスレジスタ１１の制御はチェック指令信号Ｃ３Ｔ
Ｂによって行っている。

このチェック指令信号Ｃ３ＴＢは書込み指令信号ＷＳＴ
Ｂと同期している。

先ず、タイミングの異る２つのアドレスＡＤＤＲ１、Ａ
ＤＤＲ２によって、出力回路への入力と出力とが規定さ
れているため、第３図に述べた如き回路構成では、誤動
作の発生しない時点でも第６図の信号１３ａに示すよう
にパルス信号が発生してしまうことになる。

この信号１３ａの中で、アドレス″２”に相当するパル
スのみが誤動作時の信号であり、その他のパルス信号は
正常にもかかわらず発生する誤ったパルス信号である。

従って、アドレス″″２”以外のパルス信号はメモリ６
に取り込ませないようにしなければならない。

このメモリ６への信号の取り込みの制御はタイミング端
子Ｔに印加する信号によって行っている。

従って、このタイミング端子Ｔに印加する信号のタイミ
ングをアドレス″２”以外のものを取り除くように形成
すればよい。

この目的を達成するためにワンショットマルチバイブレ
ータ１２がゲートとタイミング端Ｔとの間に設けられて
いる。

ワンショットマルチバイブレータ１２のパルス出力１２
ａのパルス巾Ｔ。

５は、出力回路の遅延時間Ｔｄよりも大きくとっである
。

また、ワンショットマルチバイブレータ１２の出力は否
定論理型になっている。

この結果、第６図に示すように、アドレス”２″の誤動
作時のみ、出力信号１３ａがメモリ６に取り込まれ、誤
動作の表示を示す信号６ａを発生することができる。

第７図は、本発明の他の実施例を示す。

本実施例の特徴は第５図の実施例に誤動作アドレス表示
回路２００を追加した点にある。

誤動作アドレス表示回路２００はインヒビットゲート１
９、ランプ２０，２１，２２より戒る。

インヒビットゲート１９は、チェック指令信号とメモリ
６の出力信号６ａの禁止信号（反転されたもの）とを入
力とするものであり、該ゲート１９を介してレジスタ１
１が制御をうけている。

ランプ２０，２Ｌ２２は３ビツトの各ビットに対応する
ものであって、レジスタ１１の３ビツトアドレスをそれ
ぞれ受信するようになっている。

かかる構成に於いて、誤動作表示信号６ａが発生ずると
、ゲート１９はオフとなり、レジスタ１１への制御は停
止する。

従って、レジスタ１１は、誤動作発生時のアドレスをそ
のまま記憶していることになり、ランプ２０，２Ｌ２２
はそのアドレスの表示を行うことになる。

尚、図ではランプ２０，２Ｌ２２がレジスタ１１の出力
により直接駆動されるようになっているが、これは図面
を簡単化するためのものであって、実際はランプ２０，
２Ｌ２２は、それぞれランプ回路となっている。

そして、このそれぞれのランプ回路はアンドゲートと実
際のランプとより成り、該アンドゲートはレジスタ１１
のアドレスの各ビットに対応する信号とメモリ６の出力
信号６ａとを入力するように構成されている。

この構成によれば、誤動作が発生した時点のみのアドレ
スの各ビットが対応するランプに表示できることになっ
た。

勿論、レジスタ１１のアドレスを表示している故、表示
は２進表示となる。

以上述べた第７図の実施例は、３個のランプによって誤
動作したアドレスをすべて表示できる点にある。

従って、最も初歩的には、各アドレス毎に表示する方式
、即ち、実施例に従えば８個のランプを設ける事例が考
えられるが、これに比して本実施例は３個のランプのみ
ですべてのアドレスが表示可能であるため、実用上、大
きな効果を持つ。

以上、各実施例を通じて明らかなように、本発明によれ
ば、プログラム式シーケンサの出力回路の誤動作表示を
行なえ得るようになった。

また、出力回路は、一般のディジタルデータ分配装置の
性格を有している故、一般のディジタルデータ分配装置
に本発明は適用可能である。

【図面の簡単な説明】

第１図は従来の誤動作検出回路を示す図、第２図は出力
回路の回路例図、第３図は本発明の実施例図、第４図は
そのタイムチャートを示す図、第５図は他の実施例図、
第６図はそのタイムチャートを示す図、第７図は更に他
の実施例図である。符号の説明、１００・・・・・・誤動作検出回路、５゜
６・・・・・・メモリ、１３・・・・・・エクスクルー
セブオア、１４・・・・・・ゲート、２００・・・・・
・誤動作アドレス表示回路。

Claims

【特許請求の範囲】１シリアルに入力してくるディジタルデータの入力信
号を選択的に取り込む手段と、該取り込んでなる入力信
号を取り込み順序に応じてそれぞれ記憶する複数個の第
１の記憶手段と、該第１の記憶手段に記憶された入力信
号を出力信号として取り出し、出力分配する複数個の分
配手段と、を具えたディジタルデータ分配装置の誤動作
を検出するディジタルデータ分配装置の誤動作検出方式
に於いて、上記選択的に取り込まれる入力信号を取り込
み期間中の所定区間の間、上記第１の記憶手段とは別個
に設けられた第２の記憶手段に記憶せしめ、上記第２の
記憶手段に取り込み記憶された入力信号に対応する出力
信号を上記分配手段を介して出力されてくる信号と、第
２の記憶手段に記憶せしめてなる出力信号とを比較し、
両信号の不一致の得られた時上記ディジタルデータ分配
装置が誤動作を起したものとして認定せしめるようにし
たことを特徴とするディジタルデータ分配装置の誤動作
検出方式。２シリアルに入力してくるディジタルデータ夕の入力
信号を選択的に取り込む手段と、該取り込んでなる入力
信号を取り込み順序に応じてそれぞれ記憶する複数個の
第１の記憶手段と、該第１の記憶手段に記憶された入力
信号を出力信号として取り出し出力分配する複数個の分
配手段と、を具えたディジタルデータ分配装置の誤動作
を検出するディジタルデータ分配装置の誤動作検出方式
に於いて、上記選択的に取り込まれる人力信号を取り込
み期間中の所定区間の間、上記第１の記憶手段とは別個
に設けられた第２の記憶手段に記憶せしめ、上記第２の
記憶手段に取り込み記憶された入力信号に対応すると共
に上記第２の記憶手段に記憶された入力信号に比して所
定時間遅れて上記分配手段を介して出力されてくる出力
信号を、上記第２、の記憶手段に記憶せしめてなる出力
信号とを上記所定時間遅れを考慮して比較せしめ、両信
号の不一致の得られた時上記ディジタルデータ分配装置
が誤動作を起したものとして認定せしめるようにしたこ
とを特徴とするディジタルデータ分配装置の誤動作検出
方式。３上記誤動作を起した時点での該当する入力信号の取
り込み順位を表示するようにしたことを特徴とする特許
請求の範囲第２項記載のディジタルデータ分配装置の誤
動作検出方式。