JPS5839119A - 信号選択回路 - Google Patents
信号選択回路Info
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- JPS5839119A JPS5839119A JP13825681A JP13825681A JPS5839119A JP S5839119 A JPS5839119 A JP S5839119A JP 13825681 A JP13825681 A JP 13825681A JP 13825681 A JP13825681 A JP 13825681A JP S5839119 A JPS5839119 A JP S5839119A
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- Japan
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
Landscapes
- Electronic Switches (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、電界効果トランジスタを用い良信号選択回路
の改良に関するものである。
の改良に関するものである。
複数の信号経路を通じてそれぞれ入来する複数の信号の
中から、所望のものを選らんで次段に伝えるために、信
号選択回路が用いられる０信号選択回路の典型例は、マ
ルチプレクサであるが、その他に１分圧抵抗回路の複数
のタップを切換える回路も信号選択回路の範−に含めら
れる。信号選択回路は、電界効果トランジスタ（以下Ｆ
ＥＴ ）を用いて構成されるのが普通である。
中から、所望のものを選らんで次段に伝えるために、信
号選択回路が用いられる０信号選択回路の典型例は、マ
ルチプレクサであるが、その他に１分圧抵抗回路の複数
のタップを切換える回路も信号選択回路の範−に含めら
れる。信号選択回路は、電界効果トランジスタ（以下Ｆ
ＥＴ ）を用いて構成されるのが普通である。
■を用いた信号選択回路の従来例としては、第１図およ
び第２図のようなものがある・これらはいずれも、マル
チプレクサの例であシ、複数の入力経路Ｉ工ｅ Ｉｘ−
−−Ｘゎを通じてそれぞれ入来する複数の信号うも、い
ずれか１つを選択して単一の出力経路Ｏに通過させるも
のである◎出力経路０の信号は、次段の高入力インピー
ダンスの回路で受けられゐ。
び第２図のようなものがある・これらはいずれも、マル
チプレクサの例であシ、複数の入力経路Ｉ工ｅ Ｉｘ−
−−Ｘゎを通じてそれぞれ入来する複数の信号うも、い
ずれか１つを選択して単一の出力経路Ｏに通過させるも
のである◎出力経路０の信号は、次段の高入力インピー
ダンスの回路で受けられゐ。
第１図において、Ｑ□、 Ｑ２． 、、、 Ｑｌ、複数
の入力経路にそれぞれ設けられたデプレ、シ璽ン形のＦ
ＥＴであり、それぞれゲートに与えられる制御信号によ
ってオン・オフされるものである。制御信号は、図示し
ない制御回路から、それぞれダイオードＤ１（１ｍ１〜
１１）とキャパシタＣ１１の並列回路を通じて与えられ
る。ＦＥＴ Ｑ、は、ダイオードＤ１をオンにする極性
の制御信号によってオフとなシ、ダイオードＤ１をオフ
にする極性の制御信号によってオンとなる。ＦＥＴ Ｑ
ｉＣ）オン動作を確実にするために１ゲートとソース間
に抵抗Ｒ１が接続される。この抵抗Ｒ１は、制御信号が
ダイオードＤ１をオフにしたとき、ゲートの電位をソー
スと同電位にすることによシ、デプレ、シ冒ン形ＦＥＴ
Ｑ、をオン状態にするものであって、一般にす７エラ
ル抵抗と呼ばれる〇入力経路１１．Ｉ＊＋ ０．− Ｉ
、には、それぞれキャパシタＣ１２”２２’ ””ｎ２
が並列に設けられ、そこに各入力信号電圧が充電される
。これら充電電圧は、オンになっ九ＦＥＴ Ｑ、を通じ
て、逐次出力経路に送出される。
の入力経路にそれぞれ設けられたデプレ、シ璽ン形のＦ
ＥＴであり、それぞれゲートに与えられる制御信号によ
ってオン・オフされるものである。制御信号は、図示し
ない制御回路から、それぞれダイオードＤ１（１ｍ１〜
１１）とキャパシタＣ１１の並列回路を通じて与えられ
る。ＦＥＴ Ｑ、は、ダイオードＤ１をオンにする極性
の制御信号によってオフとなシ、ダイオードＤ１をオフ
にする極性の制御信号によってオンとなる。ＦＥＴ Ｑ
ｉＣ）オン動作を確実にするために１ゲートとソース間
に抵抗Ｒ１が接続される。この抵抗Ｒ１は、制御信号が
ダイオードＤ１をオフにしたとき、ゲートの電位をソー
スと同電位にすることによシ、デプレ、シ冒ン形ＦＥＴ
Ｑ、をオン状態にするものであって、一般にす７エラ
ル抵抗と呼ばれる〇入力経路１１．Ｉ＊＋ ０．− Ｉ
、には、それぞれキャパシタＣ１２”２２’ ””ｎ２
が並列に設けられ、そこに各入力信号電圧が充電される
。これら充電電圧は、オンになっ九ＦＥＴ Ｑ、を通じ
て、逐次出力経路に送出される。
とのような従来の信号選択回路においてＳ １つ入力経
路のＦＥＴ例えばＱｌがオンにならえとき、このＦＥＴ
Ｑｌを通じて入力経路工、の信号源が出力経路０に接
続される。出力経路０には、他のＦＥＴ Ｑ２〜Ｑ−リ
フェラル抵抗、Ｒ２〜Ｒゎの一端が共通に接続されて、
これらり７エ２ル抵抗Ｒ２〜Ｒｎの他端が、それぞれダ
イオードＤ−Ｄを通じてこれらダイオ−ｎ ドをオンにする極性の制御信号源に接続されているので
、入力経路工、の信号源からりフェラル抵抗Ｒ２〜Ｒｎ
に電流が流れる。このため、入力経路工□の導線抵抗に
は、リフェラル抵抗Ｒ２〜Ｒｎに流れる全電流に比例し
た電圧降下が生じるので、入力信号ＫｗＡ差を生じる。
路のＦＥＴ例えばＱｌがオンにならえとき、このＦＥＴ
Ｑｌを通じて入力経路工、の信号源が出力経路０に接
続される。出力経路０には、他のＦＥＴ Ｑ２〜Ｑ−リ
フェラル抵抗、Ｒ２〜Ｒゎの一端が共通に接続されて、
これらり７エ２ル抵抗Ｒ２〜Ｒｎの他端が、それぞれダ
イオードＤ−Ｄを通じてこれらダイオ−ｎ ドをオンにする極性の制御信号源に接続されているので
、入力経路工、の信号源からりフェラル抵抗Ｒ２〜Ｒｎ
に電流が流れる。このため、入力経路工□の導線抵抗に
は、リフェラル抵抗Ｒ２〜Ｒｎに流れる全電流に比例し
た電圧降下が生じるので、入力信号ＫｗＡ差を生じる。
この誤差を低減する丸めには、各リフェラル抵抗の値を
大きく定めるとともに１人力経路の導線抵抗を小さくす
ることが考えられるが、ＦＥＴの動作を高速かつ安定に
ために、リフェラル抵抗は＃）ｔシ大きくすることはで
きず、また、入力経路の導線抵抗を小さくすること、す
なわち、断藺積の大きな導線を用いるととＫついては経
済的な限度がある。
大きく定めるとともに１人力経路の導線抵抗を小さくす
ることが考えられるが、ＦＥＴの動作を高速かつ安定に
ために、リフェラル抵抗は＃）ｔシ大きくすることはで
きず、また、入力経路の導線抵抗を小さくすること、す
なわち、断藺積の大きな導線を用いるととＫついては経
済的な限度がある。
このような、リフエラル抵抗を流れる電流に起因する問
題については、第２図の従来例においても同様である。
題については、第２図の従来例においても同様である。
すなわち、第２図の従来例においては、リフェラル抵抗
が、各ＦＥＴ０ドレインとゲートの間に接続されるよう
になっているので、オフにな夕ているＦＥＴ Ｑ２〜Ｑ
ｎのリフエラル抵抗Ｒ２〜ＲｎＫ、入力経路Ｉ２〜Ｉ−
信号源からそれぞれ電流が流れる。このため、入力経路
！２〜！ユの導線抵抗の電圧降下分だけの誤差を含んだ
電圧が、それぞれキャパシタＣ２□〜Ｃｎ２に充電され
る。これらの電圧はＰＥＴ Ｑ２〜Ｑｎを通じて逐次出
力経路に供給されるが、咎人力経路の導線抵抗Ｏ値にノ
（ラツキが無視できないときは、誤差の相違が問題にな
るＯ本発明の目的は、ＦＥＴｔ用いておシながら、リフ
ェラル抵抗を流れる電流による影響を受けず、かつ、オ
ン状態が安定な信号選択回路を提供することにある０ 本発明は、差動形の各入力経路の両導線にそれぞれ１丁
が設けられた信号選択回路において、差動形出力経路の
両導線の電位を高入力インピーメンスＯ演算回路で受け
て、それら同電位を演算した電位を得て、この電位点゛
と各入力経路のＦｌｉ’ｒのゲートの間にそれぞれす７
工２ル抵抗回路を設け、かつ、各入力経路のＦＥＴ゛の
ゲートにそれぞれ制御信号を与えるよ゛うにしたもので
ある。
が、各ＦＥＴ０ドレインとゲートの間に接続されるよう
になっているので、オフにな夕ているＦＥＴ Ｑ２〜Ｑ
ｎのリフエラル抵抗Ｒ２〜ＲｎＫ、入力経路Ｉ２〜Ｉ−
信号源からそれぞれ電流が流れる。このため、入力経路
！２〜！ユの導線抵抗の電圧降下分だけの誤差を含んだ
電圧が、それぞれキャパシタＣ２□〜Ｃｎ２に充電され
る。これらの電圧はＰＥＴ Ｑ２〜Ｑｎを通じて逐次出
力経路に供給されるが、咎人力経路の導線抵抗Ｏ値にノ
（ラツキが無視できないときは、誤差の相違が問題にな
るＯ本発明の目的は、ＦＥＴｔ用いておシながら、リフ
ェラル抵抗を流れる電流による影響を受けず、かつ、オ
ン状態が安定な信号選択回路を提供することにある０ 本発明は、差動形の各入力経路の両導線にそれぞれ１丁
が設けられた信号選択回路において、差動形出力経路の
両導線の電位を高入力インピーメンスＯ演算回路で受け
て、それら同電位を演算した電位を得て、この電位点゛
と各入力経路のＦｌｉ’ｒのゲートの間にそれぞれす７
工２ル抵抗回路を設け、かつ、各入力経路のＦＥＴ゛の
ゲートにそれぞれ制御信号を与えるよ゛うにしたもので
ある。
以下、図ＷｉＫよって本発明の詳細な説明する。
第３図は、本発明実施例の電気的接続図である。
第５図において、Ｑ□〜Ｑｎは従来例の場合と同様なＦ
ＩＴである。Ａは高入力インピーダンスの演算回路であ
って、出力経路の２つの導線の電位をそれぞれ入力して
、それらの電位に基いて、平均電位、低位側電位、ある
いはそれらを修飾した電位を求めて出力するものである
。演算回路ムの出力は、リフェラル抵抗回路２１〜ｚｎ
を介して、ＦＥＴＱ１〜Ｑユのグー）Ｋそれヤれ与えら
れる。各ＦＩＴ Ｑ、のグー）Ｋａ、従来例の場合と同
様に、ダイオードＤ１と中ヤパシタＣ１１の並列回路を
通じて、制御回路（囲路）から制御信号が与えられる〇 演算回路ムの臭体例セして社、第４図のような、平均値
演算回路や、第５図のような低電位選択回路があり〈リ
フェラル抵抗回路ｚ１の具体例としては、単なる抵抗あ
るいは第６図のような電流制限回路がある。このような
具体的な演算回路とりフェラル抵抗回路は、目的に応じ
て適宜組合わせて用いられる。
ＩＴである。Ａは高入力インピーダンスの演算回路であ
って、出力経路の２つの導線の電位をそれぞれ入力して
、それらの電位に基いて、平均電位、低位側電位、ある
いはそれらを修飾した電位を求めて出力するものである
。演算回路ムの出力は、リフェラル抵抗回路２１〜ｚｎ
を介して、ＦＥＴＱ１〜Ｑユのグー）Ｋそれヤれ与えら
れる。各ＦＩＴ Ｑ、のグー）Ｋａ、従来例の場合と同
様に、ダイオードＤ１と中ヤパシタＣ１１の並列回路を
通じて、制御回路（囲路）から制御信号が与えられる〇 演算回路ムの臭体例セして社、第４図のような、平均値
演算回路や、第５図のような低電位選択回路があり〈リ
フェラル抵抗回路ｚ１の具体例としては、単なる抵抗あ
るいは第６図のような電流制限回路がある。このような
具体的な演算回路とりフェラル抵抗回路は、目的に応じ
て適宜組合わせて用いられる。
演算回路人として平均値演算回路を用い、リフェラル抵
抗回路として単なる抵抗を用いた例を、。
抗回路として単なる抵抗を用いた例を、。
第７−に示す。第７図において、例えば、ＦＥＴ Ｑｌ
をオンにするために、ダイオードＤにそれを逆ノ（イア
スする制御信号が加わっており、ＦＥＴＱ２〜Ｑｎをオ
フにするために、ダイオードｐ２〜Ｄｎには、それらを
順バイアスする制御信号が加わっているとすると、リフ
ェラル抵抗ｚ１には電流が流れないが、その他のりフェ
ラル抵抗ｚ２〜ｚｎＫは、平均値演算回路ムと制御回路
間の電流が流れるＯしかし、これらの電流は、平均値演
算回路人を構成している演算増幅器の出力電流で多うて
、その電源（回路）から供給されるものであり、しかも
、演算増幅器は入力インピーダンスの高いものが用いら
れているので、リフェラル抵抗ｚ２〜ｚｎＫ＊す電流を
入力経路１１からとるということがない。また、もちろ
ん、その他の入力経路工２〜エユからとるというととも
ない。
をオンにするために、ダイオードＤにそれを逆ノ（イア
スする制御信号が加わっており、ＦＥＴＱ２〜Ｑｎをオ
フにするために、ダイオードｐ２〜Ｄｎには、それらを
順バイアスする制御信号が加わっているとすると、リフ
ェラル抵抗ｚ１には電流が流れないが、その他のりフェ
ラル抵抗ｚ２〜ｚｎＫは、平均値演算回路ムと制御回路
間の電流が流れるＯしかし、これらの電流は、平均値演
算回路人を構成している演算増幅器の出力電流で多うて
、その電源（回路）から供給されるものであり、しかも
、演算増幅器は入力インピーダンスの高いものが用いら
れているので、リフェラル抵抗ｚ２〜ｚｎＫ＊す電流を
入力経路１１からとるということがない。また、もちろ
ん、その他の入力経路工２〜エユからとるというととも
ない。
このため、自己の入力経路においても他の入力経路にお
いても、リフェラル抵抗ｚｉを流れる電流の影響は生じ
ない。したがって、リフェラル抵抗ｚ１の値は、ＦＥＴ
Ｑｌの動作の高速化と安定化を！現するように、小さな
値に定めて差支えない０もりとも、リフェラル抵抗ｚ１
の値を小さくすると、そζを流れる電流がふえるので、
演算回路人は電流容量の大きなものを用いなければなら
ないが、それを回避するためＫは、リフエラル抵抗回路
ｚｉとして、第６図のような電流制限回路を用いればよ
い。第６図の電流制限回路は、ＦＥＴを用いた公知の定
電流回路であって、ソース、に接続された抵抗による１
己パイ・アス作用によって、通遺電流を一定値以下に制
限するものである。
いても、リフェラル抵抗ｚｉを流れる電流の影響は生じ
ない。したがって、リフェラル抵抗ｚ１の値は、ＦＥＴ
Ｑｌの動作の高速化と安定化を！現するように、小さな
値に定めて差支えない０もりとも、リフェラル抵抗ｚ１
の値を小さくすると、そζを流れる電流がふえるので、
演算回路人は電流容量の大きなものを用いなければなら
ないが、それを回避するためＫは、リフエラル抵抗回路
ｚｉとして、第６図のような電流制限回路を用いればよ
い。第６図の電流制限回路は、ＦＥＴを用いた公知の定
電流回路であって、ソース、に接続された抵抗による１
己パイ・アス作用によって、通遺電流を一定値以下に制
限するものである。
以上のように、本発明は、差動形の各入力経路の両導線
にそれぞれＦＥＴが設けられた信号選択回路において、
差動形出力経路の両導線゛の電位な高入力インピーダン
スの演算回路で受けて、それら同電位を演算した電位を
得て、この電位点と各入力経路のＦＥＴのゲートの間に
それぞれリフエラル抵抗回路を設け、かつ、各入力経路
０ＦＥＴのゲートに、それぞれ制御信号を与えるように
した０このため、リフェヴル抵抗に流れる電流による影
響を受けず、かつオン状態が安定な、ＦＥＴを用いた信
号選択回路が得られ石Ｏ
にそれぞれＦＥＴが設けられた信号選択回路において、
差動形出力経路の両導線゛の電位な高入力インピーダン
スの演算回路で受けて、それら同電位を演算した電位を
得て、この電位点と各入力経路のＦＥＴのゲートの間に
それぞれリフエラル抵抗回路を設け、かつ、各入力経路
０ＦＥＴのゲートに、それぞれ制御信号を与えるように
した０このため、リフェヴル抵抗に流れる電流による影
響を受けず、かつオン状態が安定な、ＦＥＴを用いた信
号選択回路が得られ石Ｏ
第１図および第２図は、従来例の電気的接続図、第３図
は、本発明実施例の電気的接続図、第４図、第５図、お
よび第６図は、第３図の回路の一部の具体例の図、 第７図は、本発明の具体例の電気的接続図であるＯ １１〜工。・・・入力経路、Ｏ・・・出力経路、Ｑ１〜
Ｑｎ・・・ＦＥＴ、Ａ・・・演算回路、ｚ１〜ｚｎ・・
・す７工ラル抵抗回路、Ｄ□〜Ｄｎ・・・ダイオード。 篤１図 第２図 第４図 第５図 篇６圓
は、本発明実施例の電気的接続図、第４図、第５図、お
よび第６図は、第３図の回路の一部の具体例の図、 第７図は、本発明の具体例の電気的接続図であるＯ １１〜工。・・・入力経路、Ｏ・・・出力経路、Ｑ１〜
Ｑｎ・・・ＦＥＴ、Ａ・・・演算回路、ｚ１〜ｚｎ・・
・す７工ラル抵抗回路、Ｄ□〜Ｄｎ・・・ダイオード。 篤１図 第２図 第４図 第５図 篇６圓
Claims (1)
- それぞれ２本の導線からな４複数の信号入力経路が、そ
れぞれ導線ごとに設けられたスイッチを介して２本の導
線からなる共通の信号出力経路に接続され、スイッチの
切換えによる入力経路の切換えによって複数の入力信号
の１つを選択出力する信号選択回路において、各入力経
路に設けるスイッチとしてドレイン・ソース回路が入力
経路の２本の導線にそれぞれ直列に接続されゲート同志
が共通に接続された２つのデプレ、シｗ７Ｗｉの電界効
果トランジスタを用いるとともに１信号出力経路の２本
の導線の電位を高入力インピーダンスの演算回路で受ゆ
でそれら両電位に所定の演算を施し苑電位を得てこの電
位点と各入力経路の、電界効果トランジスタのゲートの
間にそれぞれリフエラル抵抗回路を設け、かつ、各入力
経路の電界効果トランジスタのゲートにそれぞれ制御信
号を与えるようＫしたことを特徴をする信号選択回路〇
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13825681A JPS5839119A (ja) | 1981-09-02 | 1981-09-02 | 信号選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13825681A JPS5839119A (ja) | 1981-09-02 | 1981-09-02 | 信号選択回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5839119A true JPS5839119A (ja) | 1983-03-07 |
| JPS6351575B2 JPS6351575B2 (ja) | 1988-10-14 |
Family
ID=15217692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13825681A Granted JPS5839119A (ja) | 1981-09-02 | 1981-09-02 | 信号選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5839119A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4956854U (ja) * | 1972-08-26 | 1974-05-20 | ||
| JPS4974873A (ja) * | 1972-11-20 | 1974-07-19 |
-
1981
- 1981-09-02 JP JP13825681A patent/JPS5839119A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4956854U (ja) * | 1972-08-26 | 1974-05-20 | ||
| JPS4974873A (ja) * | 1972-11-20 | 1974-07-19 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6351575B2 (ja) | 1988-10-14 |
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