JPS5837970A - 容量可変回路 - Google Patents
容量可変回路Info
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- JPS5837970A JPS5837970A JP13634581A JP13634581A JPS5837970A JP S5837970 A JPS5837970 A JP S5837970A JP 13634581 A JP13634581 A JP 13634581A JP 13634581 A JP13634581 A JP 13634581A JP S5837970 A JPS5837970 A JP S5837970A
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- 239000003990 capacitor Substances 0.000 claims description 7
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors with potential-jump barrier or surface barrier
- H01L29/93—Variable capacitance diodes, e.g. varactors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体可変容量素子と制御回路と昇圧回路と
可変電圧切り換え回路を有する容量可変回路に関する。
可変電圧切り換え回路を有する容量可変回路に関する。
従来より、容量可変手段として半導体可変容量素子を用
いることが知られてシ）る。
いることが知られてシ）る。
第１図に、従来用いられている半導体可変容量素子の断
面図を示す。ｌ−型半導体基板１上に酸化絶縁膜２に覆
われ、外部より絶縁さすいる浮遊電極３がある。さらに
浮遊電極３上に酸化絶縁膜２を介し、容量電極４がある
。ｎ−ｍ半導体基板１の中に、絶縁分、離のためのＰ−
型拡散層５があり、Ｐ−型拡散層５の中に容量可変電極
ｎ＋型型数散層がある。容量可変電極ユ＋型拡散層６を
、ｎ−型半導体基板１に対して正バイアスのパルス電圧
を加えると容量が増加し、負バイアスのパルス電圧を加
えると容量は減少する。
面図を示す。ｌ−型半導体基板１上に酸化絶縁膜２に覆
われ、外部より絶縁さすいる浮遊電極３がある。さらに
浮遊電極３上に酸化絶縁膜２を介し、容量電極４がある
。ｎ−ｍ半導体基板１の中に、絶縁分、離のためのＰ−
型拡散層５があり、Ｐ−型拡散層５の中に容量可変電極
ｎ＋型型数散層がある。容量可変電極ユ＋型拡散層６を
、ｎ−型半導体基板１に対して正バイアスのパルス電圧
を加えると容量が増加し、負バイアスのパルス電圧を加
えると容量は減少する。
第２図に、半導体可変容量素子と同一基板内で容量を変
化させる回路例を示す。半導体可変容量素子の可変電圧
は±５ｖ〜７■である。例えば、同一基板内の電源電圧
が、７ＤＤ＝ＯＶ、Ｖｔ５Ｂ＝−３ｖであった場合（以
下ｖＤＤ＝ＯｖｌＶ ｓ ＃ ＝ −５Ｖとする）を、
考エル。
化させる回路例を示す。半導体可変容量素子の可変電圧
は±５ｖ〜７■である。例えば、同一基板内の電源電圧
が、７ＤＤ＝ＯＶ、Ｖｔ５Ｂ＝−３ｖであった場合（以
下ｖＤＤ＝ＯｖｌＶ ｓ ＃ ＝ −５Ｖとする）を、
考エル。
昇圧回路７によって２倍昇圧すると一６ｖの電圧Ｖｓｓ
！を得ることができる。ｎ−型半導体基板１は、Ｖｄｄ
に接続されているので、Ｖｓｓｌのパルス電圧を容量可
変電極−１重拡散層６に印加すると半導体可変容量素子
の容量は、減少する。
！を得ることができる。ｎ−型半導体基板１は、Ｖｄｄ
に接続されているので、Ｖｓｓｌのパルス電圧を容量可
変電極−１重拡散層６に印加すると半導体可変容量素子
の容量は、減少する。
しかし、半導体可変容量素子の容量を増加させようとし
た場合、容量可変電極ｎ＋型型数散層に＋６ｖのパルス
電圧を印加する必要があるが＋６ｖの電圧は、同一基板
内では得ることができない。
た場合、容量可変電極ｎ＋型型数散層に＋６ｖのパルス
電圧を印加する必要があるが＋６ｖの電圧は、同一基板
内では得ることができない。
この為、半導体可変容量素子と同一の基板内で、容量を
変化させる場合、容量は減少させることしかできないか
、又は外部に６ｖの電圧源を必要とする欠点があった。
変化させる場合、容量は減少させることしかできないか
、又は外部に６ｖの電圧源を必要とする欠点があった。
本発明は、前記の欠点を除去したもので、同一基板内で
容量を増加、減少することが容易に可能となる容量可変
回路を得ることを目的とする。
容量を増加、減少することが容易に可能となる容量可変
回路を得ることを目的とする。
以下、本発明を添附図面に基づいて詳細に説明する。
第３図は、本発明を具体化した実施例で、容量可変回路
のブロックを示す。容量可変回路は、半導体可変容量素
子１６．制御回路９．昇圧回路１゜、可変電圧切り轡え
回路１１がら成る。制御回路９から、昇圧クロック１２
αと昇圧回路停止信号１２ｂが出力され昇圧回路１０に
入力する。制御回路９から、可変電圧切り換え信号１３
αと容量可変信号１５ｈが出力され、可変電圧切り換え
回路１１に入力する。昇圧回路１ｏの出力Ｖｓ＊２１４
が、可変電圧切り換え回路１１に入力する。
のブロックを示す。容量可変回路は、半導体可変容量素
子１６．制御回路９．昇圧回路１゜、可変電圧切り轡え
回路１１がら成る。制御回路９から、昇圧クロック１２
αと昇圧回路停止信号１２ｂが出力され昇圧回路１０に
入力する。制御回路９から、可変電圧切り換え信号１３
αと容量可変信号１５ｈが出力され、可変電圧切り換え
回路１１に入力する。昇圧回路１ｏの出力Ｖｓ＊２１４
が、可変電圧切り換え回路１１に入力する。
可変電圧切り換え回路１１の出力１５は、半導体可変容
量素子１６に入力する。
量素子１６に入力する。
第４図、第５図は、半導体可変容量素子の断面図と平面
図を示す。ｎ−型半導体基板１７の中に、Ｐ−型拡散層
１８がある。Ｐａ拡散層１８の中に、電源とのコンタク
トの為のＰ＋型拡散層１９がある。Ｐ−型拡散層１８上
に酸化絶縁膜２ｏに覆われ外部より絶縁された浮遊電極
２１がある。
図を示す。ｎ−型半導体基板１７の中に、Ｐ−型拡散層
１８がある。Ｐａ拡散層１８の中に、電源とのコンタク
トの為のＰ＋型拡散層１９がある。Ｐ−型拡散層１８上
に酸化絶縁膜２ｏに覆われ外部より絶縁された浮遊電極
２１がある。
さらに、浮遊電極２１上に、酸化絶縁膜２ｏを介して、
容量電極２２がある。ｎ−型半導体基板１７−の中に絶
縁分離のためのアー型拡散層２３がある。
容量電極２２がある。ｎ−型半導体基板１７−の中に絶
縁分離のためのアー型拡散層２３がある。
さらにＰ−型拡散層２３の中に容量可変電極３十型拡散
層２４がある。ｎ＋型型数散層２４浮遊電極２１の間の
畿化絶縁１［２５は、容量可変電圧を低くするために、
薄くなっている。第５図の平面図を見ると、容量電極２
２と、Ｐ＋型拡散層１９とコンタクトしている電源ライ
ン２７と、容量可変電極ｎ＋型型数散層４とコンタクト
している容量可変端子２６がある。
層２４がある。ｎ＋型型数散層２４浮遊電極２１の間の
畿化絶縁１［２５は、容量可変電圧を低くするために、
薄くなっている。第５図の平面図を見ると、容量電極２
２と、Ｐ＋型拡散層１９とコンタクトしている電源ライ
ン２７と、容量可変電極ｎ＋型型数散層４とコンタクト
している容量可変端子２６がある。
簡単に半導体可変容量素子の動作を説明する。
Ｐ−型拡散層１８と容量電極２２０間の容量は、浮遊電
極２２に蓄積された電荷によって変化する。ｎ＋型型数
散層２４Ｐ−型拡散層１８に対して正バイアスすると、
浮遊電極２１から電子がｎ＋型型数散層２４引き出され
、浮遊電極２１は正に帯電し容量値は減少する。反対に
負バイアスにすると浮遊電極２１は負に帯電し容量値は
増加する。浮遊電極２１の帯電量を制御することによっ
て容量値を自由に選ぶことができる。
極２２に蓄積された電荷によって変化する。ｎ＋型型数
散層２４Ｐ−型拡散層１８に対して正バイアスすると、
浮遊電極２１から電子がｎ＋型型数散層２４引き出され
、浮遊電極２１は正に帯電し容量値は減少する。反対に
負バイアスにすると浮遊電極２１は負に帯電し容量値は
増加する。浮遊電極２１の帯電量を制御することによっ
て容量値を自由に選ぶことができる。
第６図は本発明の要旨とする容量可変回路の回路図であ
る。制御回路９から、昇圧クロック１２αと昇圧回路停
止信号１２Ｍと可変電圧切り換え信号１３ｇと容量可変
信号１５ｂが出力される。
る。制御回路９から、昇圧クロック１２αと昇圧回路停
止信号１２Ｍと可変電圧切り換え信号１３ｇと容量可変
信号１５ｂが出力される。
昇圧クロック１２ａはナンド２８に入力する。昇圧回路
停止信号１２ｂはナンド２８に入力し、又クロックドイ
ンバータ２９〜３１のタイミング信号になる。ナンド２
８の出力は、クロックドインバータ２９と３１の入力と
なる。クロックドインバータ２９の出力は、クロックド
インバータ３０の入力になる。ｙｓ−ＯｂＭＯＦ３５２
のドレインは、Ｖａｓ、ゲートはクロックドインバータ
２９の出力、ソースはｎ −Ｏｈ Ｍ ＯＢ ５５のド
レインに接続されている。コンデンサ３４の両端は、一
方はクロックドインバータ５１、もう一方はｎ −Ｏｈ
Ｍｏ ８５２のソースと接続されている。ｎ −ＯｈＭ
Ｏ８３５のドレインは、ｎ−ＯｈＭｎ−０ｈのドレイン
、ゲートはクロックドインバータ３０の出力に接続され
ていて、ソースはＶｓｓｚ（−６ｖ）出力となる。平滑
用コンデンサ３５は、ｖｌｌＤとＶｓｓｌに接続されて
いる。昇圧回路１０の出力の７ＤＤはナンド３６〜３７
に入力し、Ｎ’ｓｇ！はナンド５８〜３９に入力する。
停止信号１２ｂはナンド２８に入力し、又クロックドイ
ンバータ２９〜３１のタイミング信号になる。ナンド２
８の出力は、クロックドインバータ２９と３１の入力と
なる。クロックドインバータ２９の出力は、クロックド
インバータ３０の入力になる。ｙｓ−ＯｂＭＯＦ３５２
のドレインは、Ｖａｓ、ゲートはクロックドインバータ
２９の出力、ソースはｎ −Ｏｈ Ｍ ＯＢ ５５のド
レインに接続されている。コンデンサ３４の両端は、一
方はクロックドインバータ５１、もう一方はｎ −Ｏｈ
Ｍｏ ８５２のソースと接続されている。ｎ −ＯｈＭ
Ｏ８３５のドレインは、ｎ−ＯｈＭｎ−０ｈのドレイン
、ゲートはクロックドインバータ３０の出力に接続され
ていて、ソースはＶｓｓｚ（−６ｖ）出力となる。平滑
用コンデンサ３５は、ｖｌｌＤとＶｓｓｌに接続されて
いる。昇圧回路１０の出力の７ＤＤはナンド３６〜３７
に入力し、Ｎ’ｓｇ！はナンド５８〜３９に入力する。
制御回路９０容量可変信号１３ｂは、ナンド３６〜３９
と、アナログスイッチ４ｏのクロック信号になる。制御
回路９の可変電圧切り換え信号１３αは、ナンド５６’
、 ３８ 、インバータ４１に入力する。
と、アナログスイッチ４ｏのクロック信号になる。制御
回路９の可変電圧切り換え信号１３αは、ナンド５６’
、 ３８ 、インバータ４１に入力する。
インバータ４１の出力は、ナンド３７，３９に入力スル
、ナンド３６１３Ｐの出力は、インバータ４２に入力す
る。インバータ４２の出、力は、半導体可変容量素子１
６の容量可変端子２６に接続されている。ナンド３７，
３Ｂの出力は、インバータ４３に入力する。インバータ
４３の出力は、半導体可変容量素子１６の電源ライン２
７に接続されている。アナログスイッチ４ｏの入力はＶ
ｌｌｌｌで出力は、半導体可変容量素子１６の電源ライ
ンに接続されている。
、ナンド３６１３Ｐの出力は、インバータ４２に入力す
る。インバータ４２の出、力は、半導体可変容量素子１
６の容量可変端子２６に接続されている。ナンド３７，
３Ｂの出力は、インバータ４３に入力する。インバータ
４３の出力は、半導体可変容量素子１６の電源ライン２
７に接続されている。アナログスイッチ４ｏの入力はＶ
ｌｌｌｌで出力は、半導体可変容量素子１６の電源ライ
ンに接続されている。
つぎに動作について説明する。昇圧回路１ｏは一般によ
く知られている。昇圧回路停止信号１２ｂが、＠Ｈレベ
ル”のときは、昇圧クロック１２ａによって昇圧電圧−
６ｖが出力される。逆に昇圧回路停止信号が１Ｌレベル
”のときは、ナンド２８、クロックドインバータ２９〜
３１が動作しなくなり、昇圧回路１０は動作しない。
く知られている。昇圧回路停止信号１２ｂが、＠Ｈレベ
ル”のときは、昇圧クロック１２ａによって昇圧電圧−
６ｖが出力される。逆に昇圧回路停止信号が１Ｌレベル
”のときは、ナンド２８、クロックドインバータ２９〜
３１が動作しなくなり、昇圧回路１０は動作しない。
通常、半導体可変容量素子１６を例えば発振回路の負荷
容量として用いる場合は、タイミング回路９からの出力
、昇圧回路停止信号１２Ａと容量可変信号１３Ａが１Ｌ
レベル”になり、昇圧回路１０、可変電圧切り換え回路
はｏｙｙｔ、、アナログスイッチ４０がＯＮし半導体可
変容量素子１６の電源ライン２７はｖａｄになる。
容量として用いる場合は、タイミング回路９からの出力
、昇圧回路停止信号１２Ａと容量可変信号１３Ａが１Ｌ
レベル”になり、昇圧回路１０、可変電圧切り換え回路
はｏｙｙｔ、、アナログスイッチ４０がＯＮし半導体可
変容量素子１６の電源ライン２７はｖａｄになる。
容量を変化させる時は、昇圧回路停止信号１２ｂと容量
可変信号１５ｂが＠Ｈレベル”になる。
可変信号１５ｂが＠Ｈレベル”になる。
アナログスイッチ４０はｏｙｙとなり、ＭＯＩ９可変容
量素子１６の電源ライン２７は、インバータ４３に接続
される。昇圧回路１０より２倍昇圧された電圧−６ｖが
出力されている。容量を減少させる時は、可変電圧切り
換え信号１３ｇを、−Ｈレベル”にする。するとナンド
３６とナンド３８のゲートが開いて、ナンド３６の出力
はｙａａ。
量素子１６の電源ライン２７は、インバータ４３に接続
される。昇圧回路１０より２倍昇圧された電圧−６ｖが
出力されている。容量を減少させる時は、可変電圧切り
換え信号１３ｇを、−Ｈレベル”にする。するとナンド
３６とナンド３８のゲートが開いて、ナンド３６の出力
はｙａａ。
ナンド３Ｂの出力はＶａａ２になる。それぞれインバー
タ４２．４３に入力して、半導体可変容量素子１６の容
量可変端子２６にはＶａａ、電源ライン２７にはＶａｓ
ｔ（−６７）が印加する。容量可変端子２６を、電源ラ
イン２７に対して正バイアスするので容量が減少する。
タ４２．４３に入力して、半導体可変容量素子１６の容
量可変端子２６にはＶａａ、電源ライン２７にはＶａｓ
ｔ（−６７）が印加する。容量可変端子２６を、電源ラ
イン２７に対して正バイアスするので容量が減少する。
又、逆に容量を増加させる時には、可変電圧切り換え信
号１５ｇを＠Ｌレベル”にする。するとナンド５７，５
９のゲートが開いて、ナンド３７の出力はＶａａ。
号１５ｇを＠Ｌレベル”にする。するとナンド５７，５
９のゲートが開いて、ナンド３７の出力はＶａａ。
ナンド３９の出力は、ｖｓｓｓになる。それぞれインバ
ータ４２．４５に入力して、半導体可変容量素子１６の
容量可変端子２６にはＶｖｒｓｌ（−６ｖ）、電源ライ
ン２７にはＶａａが印加する。
ータ４２．４５に入力して、半導体可変容量素子１６の
容量可変端子２６にはＶｖｒｓｌ（−６ｖ）、電源ライ
ン２７にはＶａａが印加する。
容量可変端子２６を、電源ライン２７に対して負バイア
スするので容量は増加する。このように、可変電圧切り
換え信号１３αを＠Ｈレベル“１Ｌレベル”にすること
により容量を増加させたり、減少させたりできる。
スするので容量は増加する。このように、可変電圧切り
換え信号１３αを＠Ｈレベル“１Ｌレベル”にすること
により容量を増加させたり、減少させたりできる。
以上のように本発明において、半導体可変容量素子と制
御回路と昇圧回路と可変電圧切り換え回路を有する容量
可変回路を用いて、容量を増減できるようにしたもので
あるから、外部に電源回路を必要とせず同一基板内で容
量を制御できるという効果がある。
御回路と昇圧回路と可変電圧切り換え回路を有する容量
可変回路を用いて、容量を増減できるようにしたもので
あるから、外部に電源回路を必要とせず同一基板内で容
量を制御できるという効果がある。
第１図は、従来の半導体可変容量素子の断面図、第２図
は、従来の半導体可変容量素子の容量可変方法を示す。 第５図は、本発明の要旨とする容量可変回路のブロック
図を示す。第４図および第５図は、本発明で用いる可変
容量素子の断面図と平面図を示す。第６図は、本発明の
要旨とする容量可変回路の回路図を示す。 １・・・・・・鳳−型半導体基板 ２・・・・・・酸化絶縁膜 ３・・・・・・浮遊電極 ４・・・・・・容量電極 ５・・・・・・Ｐ−型拡散層 ６・・・・・・容量可変電極１１＋形拡散層７・・・・
・・昇圧回路 ８・・・・・・容量可変回路 ９・・・・・・制御回路 １０・・・・・・昇圧回路 １１・・・・・・可変電圧切り換え回路１２α・・・・
・・昇圧クロック １２ｂ・・・・・・昇圧回路停止信号 １３α・・・・・・可変電圧切り換え信号１３ｈ・・・
・・・容量可変信号 １４・・・・・・Ｖｍｍ意（−６ｖ） １６・・・・・・半導体可変容量素子 １７・・・・・・ｎ−型牛導体基板 １Ｂ・・・・・・Ｐ−型拡散層 １９・・・・・・Ｐ 型拡散層 ２０・・・・・・酸化絶縁膜 ２１・・・・・・浮遊電極 ２２・・・・・・容量電極 ２３・・・・・・Ｐ−型拡散層 ２４・・・・・・ｎ＋型型数散 層５・・・・・・酸化絶縁膜 ２６・・・・・・容量可変端子 ２７・・・・・・電源ライン ２８．３６〜３９・・・・・・ナンド ２９〜３１・・・・・・クロックドインバータ３２〜３
３・・・・・・Ｎ−ＯｈＭＮ−０ｈ〜３５・・・・・・
コンデンサ ４０・・・・・・アナログスイッチ ４１〜４３・・・・・・インバータ 以 上 出願人 株式会社第二精工舎 代理人 弁理士 最上 務 ７ 第５図 ぞ６
は、従来の半導体可変容量素子の容量可変方法を示す。 第５図は、本発明の要旨とする容量可変回路のブロック
図を示す。第４図および第５図は、本発明で用いる可変
容量素子の断面図と平面図を示す。第６図は、本発明の
要旨とする容量可変回路の回路図を示す。 １・・・・・・鳳−型半導体基板 ２・・・・・・酸化絶縁膜 ３・・・・・・浮遊電極 ４・・・・・・容量電極 ５・・・・・・Ｐ−型拡散層 ６・・・・・・容量可変電極１１＋形拡散層７・・・・
・・昇圧回路 ８・・・・・・容量可変回路 ９・・・・・・制御回路 １０・・・・・・昇圧回路 １１・・・・・・可変電圧切り換え回路１２α・・・・
・・昇圧クロック １２ｂ・・・・・・昇圧回路停止信号 １３α・・・・・・可変電圧切り換え信号１３ｈ・・・
・・・容量可変信号 １４・・・・・・Ｖｍｍ意（−６ｖ） １６・・・・・・半導体可変容量素子 １７・・・・・・ｎ−型牛導体基板 １Ｂ・・・・・・Ｐ−型拡散層 １９・・・・・・Ｐ 型拡散層 ２０・・・・・・酸化絶縁膜 ２１・・・・・・浮遊電極 ２２・・・・・・容量電極 ２３・・・・・・Ｐ−型拡散層 ２４・・・・・・ｎ＋型型数散 層５・・・・・・酸化絶縁膜 ２６・・・・・・容量可変端子 ２７・・・・・・電源ライン ２８．３６〜３９・・・・・・ナンド ２９〜３１・・・・・・クロックドインバータ３２〜３
３・・・・・・Ｎ−ＯｈＭＮ−０ｈ〜３５・・・・・・
コンデンサ ４０・・・・・・アナログスイッチ ４１〜４３・・・・・・インバータ 以 上 出願人 株式会社第二精工舎 代理人 弁理士 最上 務 ７ 第５図 ぞ６
Claims (1)
- 【特許請求の範囲】 （リ 半導体基板と酸化絶ＲＭと浮遊電極と容量電極を
備え、前記半導体基板とは異なる導を型拡散層を前記半
導体基板内部に設け、前記具なる導電型拡散層の内部に
高濃度の導電型拡散層を設ける構成の半導体可変容量素
子とし、前記高濃度の導電型拡散層を介して前記具なる
導電型拡散層に、前記浮遊電極の電荷の制御に対応して
、可変電圧を供給する回路を有する容量可変回路。 （２） 前記半導体可変素子と制御回路と昇圧回路と
可変電圧切り換え回路で構成された特許請求の範囲第１
項記載の容量可変回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13634581A JPS5837970A (ja) | 1981-08-31 | 1981-08-31 | 容量可変回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13634581A JPS5837970A (ja) | 1981-08-31 | 1981-08-31 | 容量可変回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5837970A true JPS5837970A (ja) | 1983-03-05 |
Family
ID=15173021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13634581A Pending JPS5837970A (ja) | 1981-08-31 | 1981-08-31 | 容量可変回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5837970A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53115185A (en) * | 1977-03-17 | 1978-10-07 | Sanyo Electric Co Ltd | Memory type variable capacitive device |
-
1981
- 1981-08-31 JP JP13634581A patent/JPS5837970A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53115185A (en) * | 1977-03-17 | 1978-10-07 | Sanyo Electric Co Ltd | Memory type variable capacitive device |
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