JPS5837961A - 少なくとも１個のバイポ−ラプレ−ナトランジスタを備えたモノリシツク集積回路の製造方法 - Google Patents
少なくとも１個のバイポ−ラプレ−ナトランジスタを備えたモノリシツク集積回路の製造方法Info
- Publication number
- JPS5837961A JPS5837961A JP57136430A JP13643082A JPS5837961A JP S5837961 A JPS5837961 A JP S5837961A JP 57136430 A JP57136430 A JP 57136430A JP 13643082 A JP13643082 A JP 13643082A JP S5837961 A JPS5837961 A JP S5837961A
- Authority
- JP
- Japan
- Prior art keywords
- region
- area
- layer
- mask layer
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims description 36
- 238000005530 etching Methods 0.000 claims description 20
- 238000005468 ion implantation Methods 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 20
- 238000004519 manufacturing process Methods 0.000 claims description 19
- 230000005669 field effect Effects 0.000 claims description 12
- 238000009792 diffusion process Methods 0.000 claims description 11
- 239000012535 impurity Substances 0.000 claims description 11
- 150000002500 ions Chemical class 0.000 claims description 11
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 7
- 230000003647 oxidation Effects 0.000 claims description 7
- 238000007254 oxidation reaction Methods 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 230000001133 acceleration Effects 0.000 claims description 4
- 238000002513 implantation Methods 0.000 claims description 4
- 230000000873 masking effect Effects 0.000 claims description 4
- 238000011282 treatment Methods 0.000 claims description 4
- 239000003795 chemical substances by application Substances 0.000 claims description 3
- 230000003213 activating effect Effects 0.000 claims description 2
- 239000000203 mixture Substances 0.000 claims description 2
- 235000015847 Hesperis matronalis Nutrition 0.000 claims 1
- 240000004533 Hesperis matronalis Species 0.000 claims 1
- 238000003754 machining Methods 0.000 claims 1
- 241000282472 Canis lupus familiaris Species 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 235000012431 wafers Nutrition 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 241000529569 Solena Species 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 101100269850 Caenorhabditis elegans mask-1 gene Proteins 0.000 description 1
- -1 DI-O Chemical class 0.000 description 1
- 229920000297 Rayon Polymers 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 239000002964 rayon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
- H01L29/7322—Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/914—Doping
- Y10S438/919—Compensation doping
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/98—Utilizing process equivalents or options
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、最小の寸法のグレーナト２ンジスタを使用
した高集積密度のモノリシ、り半導体集積回路の製造方
法に関する。この発明は雑誌ｇｌｅｃｔｒｏｎｉｃｓ＋
１９７５年８月７日号第１０４頁乃至第１０６頁およ
び西ドイツ公開特許公報ＤＩ−Ｏ８３００９４３４号に
記載されているような三重拡散法（３Ｄ技術）に基づい
ている。この方法は３つのプロセス中にイオン注入によ
亨コレクタ領域、ペース領域およびエミッタ領域のドー
グ不純物が拡散され、それ故３つの拡散プロセスが順次
遂行される点に特徴がある。
した高集積密度のモノリシ、り半導体集積回路の製造方
法に関する。この発明は雑誌ｇｌｅｃｔｒｏｎｉｃｓ＋
１９７５年８月７日号第１０４頁乃至第１０６頁およ
び西ドイツ公開特許公報ＤＩ−Ｏ８３００９４３４号に
記載されているような三重拡散法（３Ｄ技術）に基づい
ている。この方法は３つのプロセス中にイオン注入によ
亨コレクタ領域、ペース領域およびエミッタ領域のドー
グ不純物が拡散され、それ故３つの拡散プロセスが順次
遂行される点に特徴がある。
以下簡略化して３Ｄプロセスと呼ぶこの方法は高集積密
度のパイ／−２集積回路の製造を可能にする点を別にし
ても、埋設層のためのドーグ領域を設ける場合も含めて
基体上にエピタキシャル層を沈着させるために必要な高
温処理を不必要にし、また絶縁領域の拡散′ｆ：省略で
きる利点がある。個々のトランノスタＯ電気的絶縁を行
なうために一般的に必要とされるこれ等の高温処理は３
Ｄグロセスでは１回の高温プロセス、すなわちコレクタ
拡散処理によって置き換えられる。最終的に互に拡散さ
れた領域を有するグレーナト２ンジスタが得られる。
度のパイ／−２集積回路の製造を可能にする点を別にし
ても、埋設層のためのドーグ領域を設ける場合も含めて
基体上にエピタキシャル層を沈着させるために必要な高
温処理を不必要にし、また絶縁領域の拡散′ｆ：省略で
きる利点がある。個々のトランノスタＯ電気的絶縁を行
なうために一般的に必要とされるこれ等の高温処理は３
Ｄグロセスでは１回の高温プロセス、すなわちコレクタ
拡散処理によって置き換えられる。最終的に互に拡散さ
れた領域を有するグレーナト２ンジスタが得られる。
従来のプロセスは周知のように後で個々の集積回路素子
に分割される半導体ウェハ中で殆ど製作されるトランゾ
スタの電流利得の値はウェハが違うと変化を受ける欠点
がある。
に分割される半導体ウェハ中で殆ど製作されるトランゾ
スタの電流利得の値はウェハが違うと変化を受ける欠点
がある。
この発明は、前述の電流利得値（β値）の変化は、製造
プロセスが次のように選択され遂行される時に数−にす
ることが可能であるという認識に基づいている。すなわ
ちイントリンシックなベース領域中すなわちエミッタ領
域の下のペース領域の区域中の電荷キャリヤの全体の量
はできるだけ正確に制御され、また補償されないエミッ
タ領域を使用することである。１９７９年Ｉεｇｇの第
５１４頁乃至第５１６頁には「補償されないエミ、り領
域」は比較的高い電流利得値が得られカットオフ周波数
の増加が可能であるという利点を有することが示されて
いる。
プロセスが次のように選択され遂行される時に数−にす
ることが可能であるという認識に基づいている。すなわ
ちイントリンシックなベース領域中すなわちエミッタ領
域の下のペース領域の区域中の電荷キャリヤの全体の量
はできるだけ正確に制御され、また補償されないエミッ
タ領域を使用することである。１９７９年Ｉεｇｇの第
５１４頁乃至第５１６頁には「補償されないエミ、り領
域」は比較的高い電流利得値が得られカットオフ周波数
の増加が可能であるという利点を有することが示されて
いる。
それ故、この発明の目的は特許請求の範囲に記載した製
造方法を提供し、半導体ウェハ上でならびに個々の集積
回路に亘りてグレーナトランノスタの電流利得値の分布
範囲を最小のものにすることである。
造方法を提供し、半導体ウェハ上でならびに個々の集積
回路に亘りてグレーナトランノスタの電流利得値の分布
範囲を最小のものにすることである。
この発明によれば、この目的は特許請求の範囲第１項に
記載された方法によりて達成される。
記載された方法によりて達成される。
酸化マスク層（半導体表面の所望の部分だけを酸化させ
るためのマスク層）の材料として窒化シリコン或はまた
窒化シリコン層で覆われた２酸化シリコン層を使用する
ことが好ましい。
るためのマスク層）の材料として窒化シリコン或はまた
窒化シリコン層で覆われた２酸化シリコン層を使用する
ことが好ましい。
その場合には外側ベース領域を覆っているエツチングマ
スク層の材料として２酸化シリコンの層を使用すること
が可能であυ、それは例えば窒化シリコン用エツチング
剤として周知の熱り／酸に対して実質上エツチングされ
ない。
スク層の材料として２酸化シリコンの層を使用すること
が可能であυ、それは例えば窒化シリコン用エツチング
剤として周知の熱り／酸に対して実質上エツチングされ
ない。
工、テ／グマスク層中にドーグした多結晶シリコンの接
触層を埋め込むことは特に効果がある。それは表面でベ
ース領域に接触し、それ故ベース領域に対する導入線或
は抵抗としても使用できる。
触層を埋め込むことは特に効果がある。それは表面でベ
ース領域に接触し、それ故ベース領域に対する導入線或
は抵抗としても使用できる。
この発明の製造方法の別の特別な実施例は同一半導体ウ
ェハ上に集積されたＳ１ゲート電界効果トランジスタを
製造するための周知のシリコンダート処理法と両立させ
る問題を処理し、結果的にバイポーラトランジスタ以外
に５ｉ）ｌａ−）電界効果トランジスタを含むモノリシ
、り集積回路を製造する方法を与える。
ェハ上に集積されたＳ１ゲート電界効果トランジスタを
製造するための周知のシリコンダート処理法と両立させ
る問題を処理し、結果的にバイポーラトランジスタ以外
に５ｉ）ｌａ−）電界効果トランジスタを含むモノリシ
、り集積回路を製造する方法を与える。
この発明による製造方法およびその効果を以下添付図面
に示され九実施例によって詳細に説明する。
に示され九実施例によって詳細に説明する。
この発明のプロセスの第１の実施例に対して第１図に示
すように１乃至１００オームセンチの比抵抗を有する低
ドーグのｐドーグの板状シリコン基体から出発すること
が可能でアク、この基体は熱生成された酸化物マスク１
２で覆われ、１０１２〜ｌ ０１４ｔｘ−２の範囲の小
ドーズのイオン注入を受ける。
すように１乃至１００オームセンチの比抵抗を有する低
ドーグのｐドーグの板状シリコン基体から出発すること
が可能でアク、この基体は熱生成された酸化物マスク１
２で覆われ、１０１２〜ｌ ０１４ｔｘ−２の範囲の小
ドーズのイオン注入を受ける。
この後、酸化雰囲気中で拡散プロセスが行なわれ、その
過程においてコレクタ領域４が生成される。主面が露出
され窒化シリコンの酸化マスク層７が沈着される。窒化
シリコン層１の代りに表面に窒化シリコン層金有する多
層構造を使用することも可能である。何れにせよ酸化マ
スク層７は後で（第４図参照）付着されるべき工、チン
グマスク層６に関して選択的にエツチングされることの
できる材料が選択されるべきである。
過程においてコレクタ領域４が生成される。主面が露出
され窒化シリコンの酸化マスク層７が沈着される。窒化
シリコン層１の代りに表面に窒化シリコン層金有する多
層構造を使用することも可能である。何れにせよ酸化マ
スク層７は後で（第４図参照）付着されるべき工、チン
グマスク層６に関して選択的にエツチングされることの
できる材料が選択されるべきである。
この酸化マスク層７から酸化マスク層の部分７１および
７２がエツチングで残され、その酸化マスク層部分７１
はエミ、り区域１ノを覆い、部分７２はコレクタ接触領
域１３の区域（第８図参照）を覆っている。なおここで
区域とは領域の半導体表面に露出した部分を云うものと
する。
７２がエツチングで残され、その酸化マスク層部分７１
はエミ、り区域１ノを覆い、部分７２はコレクタ接触領
域１３の区域（第８図参照）を覆っている。なおここで
区域とは領域の半導体表面に露出した部分を云うものと
する。
その後熱酸化プロセスの過程中に第４図に示すように５
ｔＯ２のエツチングマスク層６が付着され、それは窒化
シリコンから成る酸化マスク層部分７１および７２を除
去する九めの後のエツチングノロセス中存在したまま残
っている。
ｔＯ２のエツチングマスク層６が付着され、それは窒化
シリコンから成る酸化マスク層部分７１および７２を除
去する九めの後のエツチングノロセス中存在したまま残
っている。
その後第５図に示すように°フォトレゾストマスク５が
付着され、ベース区域３２が開口のまま一残される。図
示の実施例ではフォトレノストマスク５はコレクタ領域
４と基体２との間のＰＥＩ接合の反対側で終端している
。それ故続いて行なわれるｐドーグ不純物のイオン注入
処理の過程においてコレクタ領域４の外側にチャンネル
スト、ノ母領域１４が第６図に示すように枠状にコレク
タ領域を囲んで形成される。
付着され、ベース区域３２が開口のまま一残される。図
示の実施例ではフォトレノストマスク５はコレクタ領域
４と基体２との間のＰＥＩ接合の反対側で終端している
。それ故続いて行なわれるｐドーグ不純物のイオン注入
処理の過程においてコレクタ領域４の外側にチャンネル
スト、ノ母領域１４が第６図に示すように枠状にコレク
タ領域を囲んで形成される。
ベース領域３の導電型のドープイオンの注入は、その結
果として第６図に示すような構造を生成し、次のような
２つのイオン注入過程力≦任意の順序で行なわれる。こ
の過程において、チャンネルストッ／４領域１４０区域
におけるイオン注入は別として、比較的小さい加速エネ
ルギでドーグイオンは一度エミッタ区域１１の外側の露
出されたベース区域３１中に注入され、次に窒化シリコ
ンの酸化マスク層部分２１を充分貫通するような比較的
高いエネルギで同じ導電型のドーグイオンはエミッタ区
域１１を含む全ペース区域３２中に注入される。高エネ
ルギのイオン注入は約１ｏ１２〜１０ ” ｃｓｍ−２
の小ドーズで行なわれ、比較的小エネルギのイオン注入
はそれに比較して著しく増加されたドーズで行なわれて
、それによって低イントリンシックペース抵抗が得られ
る。
果として第６図に示すような構造を生成し、次のような
２つのイオン注入過程力≦任意の順序で行なわれる。こ
の過程において、チャンネルストッ／４領域１４０区域
におけるイオン注入は別として、比較的小さい加速エネ
ルギでドーグイオンは一度エミッタ区域１１の外側の露
出されたベース区域３１中に注入され、次に窒化シリコ
ンの酸化マスク層部分２１を充分貫通するような比較的
高いエネルギで同じ導電型のドーグイオンはエミッタ区
域１１を含む全ペース区域３２中に注入される。高エネ
ルギのイオン注入は約１ｏ１２〜１０ ” ｃｓｍ−２
の小ドーズで行なわれ、比較的小エネルギのイオン注入
はそれに比較して著しく増加されたドーズで行なわれて
、それによって低イントリンシックペース抵抗が得られ
る。
続いてエキストリンシックなペース部分３１にエツチン
グ用マスク層６および１５が設けられた後、半導体基体
は窒化シリコンを侵蝕する選択工、チ／グ剤、特に熱リ
ン酸にさらされ酸化マスク層部分７１および７２が第７
図に示すように除去される。
グ用マスク層６および１５が設けられた後、半導体基体
は窒化シリコンを侵蝕する選択工、チ／グ剤、特に熱リ
ン酸にさらされ酸化マスク層部分７１および７２が第７
図に示すように除去される。
この後、エミッタ領域の導電型であるｎドーグ不純物が
表面に注入され、それに際して工。
表面に注入され、それに際して工。
チングマスク層６、同時に生成されたは化物層部分１５
およびフォトレジストマスク５で覆われた熱生成酸化層
１６の部分はイオン注入に対して有効なマスクとして使
用される。ｌＩドーグイオンの注入は１０〜１０ の比
較的高いドーズで行なわれ、かくして高いエミ、り効率
および低いオーム抵抗のコレクタ接触領域１４が得られ
る。
およびフォトレジストマスク５で覆われた熱生成酸化層
１６の部分はイオン注入に対して有効なマスクとして使
用される。ｌＩドーグイオンの注入は１０〜１０ の比
較的高いドーズで行なわれ、かくして高いエミ、り効率
および低いオーム抵抗のコレクタ接触領域１４が得られ
る。
イオン注入に続いて全構造は別の酸化物層１７で覆われ
、同時にこの酸化物層１ｒの下でペース区域の拡散およ
びエミッタ拡散がドーグ不純物を活性化することによっ
て行なわれる。
、同時にこの酸化物層１ｒの下でペース区域の拡散およ
びエミッタ拡散がドーグ不純物を活性化することによっ
て行なわれる。
エミッタ接点Ｅ１ペース接点Ｂ、およびコレクタ接点Ｃ
の取υ付けによって第８図に示すようなモノリシ、り集
積グレーナト２ンゾスタが得られる。
の取υ付けによって第８図に示すようなモノリシ、り集
積グレーナト２ンゾスタが得られる。
この発明によるプロセスによってｐｎｐグレーナトラン
ジスタを製造することももちろん可能であるが、高いカ
ットオフ周波数の観点からこの発明のプロセスは主とし
てｎｐｎグレーナトランジスタの製造に使用される。以
下説明する第９図乃至第１４図を参照にした第２の実施
例もｐドーグ基体から出発するこのようなｎｐｎゾレー
ナトランジスタの場合のものである。この第２の実施例
ではコレクタ領域４はマスクされたイオン注入を使用し
て製造されるのではなく板状基体２の一方の主面上にお
けるイオン注入に続くエツチング処理によって行なわれ
る。この第２の実施例においてはコレクタ領域４の拡散
の前にシリコンの基体２のコレクタ区域９は第１０図に
示すように酸化マスク層７で榎ゎれる。
ジスタを製造することももちろん可能であるが、高いカ
ットオフ周波数の観点からこの発明のプロセスは主とし
てｎｐｎグレーナトランジスタの製造に使用される。以
下説明する第９図乃至第１４図を参照にした第２の実施
例もｐドーグ基体から出発するこのようなｎｐｎゾレー
ナトランジスタの場合のものである。この第２の実施例
ではコレクタ領域４はマスクされたイオン注入を使用し
て製造されるのではなく板状基体２の一方の主面上にお
けるイオン注入に続くエツチング処理によって行なわれ
る。この第２の実施例においてはコレクタ領域４の拡散
の前にシリコンの基体２のコレクタ区域９は第１０図に
示すように酸化マスク層７で榎ゎれる。
このためにｆＨ９図に示すように比較的高オーム抵抗の
ｐドーグ板状基体２から出発し、第９図に示すようにｎ
ドーグイオンが一方の主面の全面に注入される。この主
面は酸化マスク層７の材料の層で覆われ、この層から酸
化マスク層７がエツチングで残される。その後基体２の
コレクタ区域９の周囲が酸化マスク層１をエツチングマ
スクとして使用し基体２を選択的に侵蝕する工、チング
材料を使用することによって第１０図に示すように除去
される。コレクタ領域４を囲んで不所望の導電チャンネ
ルの形成を阻止しようとして領域１４を形成するために
露出された基体表面中に基体２と同じ導電型のイオンを
注入することが可能でＴｏシ、これ社第１０図に点線で
示されている。
ｐドーグ板状基体２から出発し、第９図に示すようにｎ
ドーグイオンが一方の主面の全面に注入される。この主
面は酸化マスク層７の材料の層で覆われ、この層から酸
化マスク層７がエツチングで残される。その後基体２の
コレクタ区域９の周囲が酸化マスク層１をエツチングマ
スクとして使用し基体２を選択的に侵蝕する工、チング
材料を使用することによって第１０図に示すように除去
される。コレクタ領域４を囲んで不所望の導電チャンネ
ルの形成を阻止しようとして領域１４を形成するために
露出された基体表面中に基体２と同じ導電型のイオンを
注入することが可能でＴｏシ、これ社第１０図に点線で
示されている。
敏後に第１１図に示すように厚い酸化物層８を形成する
ための熱酸化が行なわれ、それにおいて不所望な導電チ
ャンネルの形成を阻止する領域１４紘すでに部分的に形
成されている、。
ための熱酸化が行なわれ、それにおいて不所望な導電チ
ャンネルの形成を阻止する領域１４紘すでに部分的に形
成されている、。
この後、第１２図に示すようにエミ、り区域１１を覆り
ている酸化マスク部分７ノが形成されるように酸化マス
ク層７がエツチングで除去され、フォトレジストマスク
５が付着されてペース区域３２を厚い酸化物層８の縁部
も制限するように画定される。
ている酸化マスク部分７ノが形成されるように酸化マス
ク層７がエツチングで除去され、フォトレジストマスク
５が付着されてペース区域３２を厚い酸化物層８の縁部
も制限するように画定される。
今や任意の順序で異なる加速エネルギと異なるイオンド
ーズ率でペース領域の導電型イオンの２回のイオン注入
プロセスが第１２図に点線で示すように行なわれる。
ーズ率でペース領域の導電型イオンの２回のイオン注入
プロセスが第１２図に点線で示すように行なわれる。
酸化マスク層部分１１，７／２の選択的な除去に続いて
第１３図に示すようにエミ、り領域１のドーグとコレク
タ接触領域１３のドープのためのイオン注入が行なわれ
る０図線注入されたイオンが活性化され九後の装置を示
す。最後にベース接点Ｂ、エミッタ接点蔦およびコレク
タ接点Ｃが第１４図に示すように取シ付けられる。
第１３図に示すようにエミ、り領域１のドーグとコレク
タ接触領域１３のドープのためのイオン注入が行なわれ
る０図線注入されたイオンが活性化され九後の装置を示
す。最後にベース接点Ｂ、エミッタ接点蔦およびコレク
タ接点Ｃが第１４図に示すように取シ付けられる。
この発明のプロセスをシリコンｒ−）技術と両立性を持
たせて行なうことも可能である。これは前述の第９図乃
至第１４図の実施例において酸化マスク層部分７１の縁
部の一部（例えば第１２図で７１の左側の縁部）が厚い
酸化物層８の縁部に接しているようにエツチングされる
別の実施例によって可能になる。この場合にエミッタ領
域１の周縁の一部分がエミ、り領域１よシも深く基体２
中に侵入している厚い酸化物層８に隣接しているという
結果を生じる。その結果第１５図に示すような集積され
たプレーナトランジスタが得られ、そのベース電極Ｂは
エミ、り電極Ｅとコレクタ電極Ｃとの間に設けられてい
る。
たせて行なうことも可能である。これは前述の第９図乃
至第１４図の実施例において酸化マスク層部分７１の縁
部の一部（例えば第１２図で７１の左側の縁部）が厚い
酸化物層８の縁部に接しているようにエツチングされる
別の実施例によって可能になる。この場合にエミッタ領
域１の周縁の一部分がエミ、り領域１よシも深く基体２
中に侵入している厚い酸化物層８に隣接しているという
結果を生じる。その結果第１５図に示すような集積され
たプレーナトランジスタが得られ、そのベース電極Ｂは
エミ、り電極Ｅとコレクタ電極Ｃとの間に設けられてい
る。
さらに第１５図に示された集積されたプレーナトランジ
スタはこの発明によシ提唱されるプロセスのさらに別の
実施例を説明するのに適している。それによればエツチ
ングマスク層中にドーグした多結晶シリコンの層６１が
埋設され、この層６１によりてベース領域３との表面接
触が行なわれる。そのような接触構造を製造するために
例えば第１０図によるプロセスの１段階においてコレク
タ区域９を覆って付着された酸化マスク層１申に接触開
口３３（第１５図）が設けられ、それに続いて第１θ図
について前に説明したｐドーグ不純物のイオン注入プロ
セスが行なわれ名。それに続いて多結晶シリコンの蒸着
によシ接触層６ノが設けられｎドーグ不純物のイオン注
入プロセスを受けないコレクタ領域上にそれｔ−限定す
る。接触層１６のドーグはイオン注入プロセスによって
その熱酸化の前に行なわれてもよい、したがってエミッ
タ区域およびコレクタ接触区域の両方の上に図示しない
欧化マスク層の選択的除去を許容するエツチングマスク
層６を得ることができる。
スタはこの発明によシ提唱されるプロセスのさらに別の
実施例を説明するのに適している。それによればエツチ
ングマスク層中にドーグした多結晶シリコンの層６１が
埋設され、この層６１によりてベース領域３との表面接
触が行なわれる。そのような接触構造を製造するために
例えば第１０図によるプロセスの１段階においてコレク
タ区域９を覆って付着された酸化マスク層１申に接触開
口３３（第１５図）が設けられ、それに続いて第１θ図
について前に説明したｐドーグ不純物のイオン注入プロ
セスが行なわれ名。それに続いて多結晶シリコンの蒸着
によシ接触層６ノが設けられｎドーグ不純物のイオン注
入プロセスを受けないコレクタ領域上にそれｔ−限定す
る。接触層１６のドーグはイオン注入プロセスによって
その熱酸化の前に行なわれてもよい、したがってエミッ
タ区域およびコレクタ接触区域の両方の上に図示しない
欧化マスク層の選択的除去を許容するエツチングマスク
層６を得ることができる。
第１５図に示すこの発明のプロセスを使用して製造され
たモノリシック集積！レーナトランジスタの断面図は一
部ｎチャンネル８１ｆｆ−）電界効果トランゾスタに類
似する仁とが認められる。実際にこの発明によるｆνセ
スは少なくともパイポーラゾレーナトランジスタのエミ
ッタ領域の導電盤の８ｉｒ−）電界効果トランゾスタの
集積に関しては完全に両立性である。何故ならば単に成
る動作プロセスがパイＩ−ラ！レーナトランジスタの観
点において制限されなければならないだけであるからで
ある。夾除に酸化マスク層或は酸化マスク層の一部が基
体２上にＳｔダート電界効果トランジスタの８１ｒ−）
電極上に使用するために必要な厚さおよび組成で付着さ
れ、電界効果トランジスタの区域内の接点開口３３（第
１５図）のためのエツチング処理が省略され、さらに電
界効果トランジスタの区域内に相当するベース領域のド
ーグ不純物のイオン注入がフォトレノストマスクにより
マスクされるとき、第１５図から容易に認識できるよう
な前述のｎチャンネル８１電界効果トランジスタが得ら
れる。それにおいては領域１と１３との間の接触層６１
０部分がｒ−）電極を構成する。エミ、り領域１および
コレクタ接触領域１３はそれぞれソース或はドレインと
して使用される。領域３および４のドーグはその場合省
略される。
たモノリシック集積！レーナトランジスタの断面図は一
部ｎチャンネル８１ｆｆ−）電界効果トランゾスタに類
似する仁とが認められる。実際にこの発明によるｆνセ
スは少なくともパイポーラゾレーナトランジスタのエミ
ッタ領域の導電盤の８ｉｒ−）電界効果トランゾスタの
集積に関しては完全に両立性である。何故ならば単に成
る動作プロセスがパイＩ−ラ！レーナトランジスタの観
点において制限されなければならないだけであるからで
ある。夾除に酸化マスク層或は酸化マスク層の一部が基
体２上にＳｔダート電界効果トランジスタの８１ｒ−）
電極上に使用するために必要な厚さおよび組成で付着さ
れ、電界効果トランジスタの区域内の接点開口３３（第
１５図）のためのエツチング処理が省略され、さらに電
界効果トランジスタの区域内に相当するベース領域のド
ーグ不純物のイオン注入がフォトレノストマスクにより
マスクされるとき、第１５図から容易に認識できるよう
な前述のｎチャンネル８１電界効果トランジスタが得ら
れる。それにおいては領域１と１３との間の接触層６１
０部分がｒ−）電極を構成する。エミ、り領域１および
コレクタ接触領域１３はそれぞれソース或はドレインと
して使用される。領域３および４のドーグはその場合省
略される。
明らかに第１５図を見たときｐチャンネルＳｔ電界効釆
トランノスタの製造に伴う拡張された両立性は接点開口
３３およびベース領域のイオン注入およびドープを省略
し、領域１および１３が領域１４のイオン注入中にｐ型
にドーグされることによって生じる。
トランノスタの製造に伴う拡張された両立性は接点開口
３３およびベース領域のイオン注入およびドープを省略
し、領域１および１３が領域１４のイオン注入中にｐ型
にドーグされることによって生じる。
ドー！した多結晶シリコンから成る接触層が埋め込まれ
ているエツチングマスク層を使用することによ、６ｓｔ
ｒ−トド２ンゾスタを同時に集積することを可能にして
いる両立性を有するこの発明によるプロセスは、多結晶
シリコンからオーム抵抗を形成するようにさらに変形す
ることが可能である。それ杜もし所望であれはエツチン
グミスク層６中に条帯状に埋め込まれる。
ているエツチングマスク層を使用することによ、６ｓｔ
ｒ−トド２ンゾスタを同時に集積することを可能にして
いる両立性を有するこの発明によるプロセスは、多結晶
シリコンからオーム抵抗を形成するようにさらに変形す
ることが可能である。それ杜もし所望であれはエツチン
グミスク層６中に条帯状に埋め込まれる。
その抵抗値は条帯の寸法の選択とイオン注入過程におい
て何れにせよ必要である選択的ドーグによって広い範囲
内で調節することができる。
て何れにせよ必要である選択的ドーグによって広い範囲
内で調節することができる。
第１図乃至第８図はこの発明の製造方法の第１の実施例
を説明するための各過程におけるモノリシ、り集積回路
の板状基体の主面に喬直な断面図であシ、第９図乃至第
１４図は第２の実施例を説明するための同様の断面図で
ある。第１５図はこの発明の別の実施例により製造され
たモノリシ、り集積ブレーナトランジスタの断面図であ
る。 １・・・エミ、り領域、２・・・基体、３・・・ベース
領域、４・・・コレクタ領域、５・・・フォトレゾスト
マスク、６・・・エツチング１１２層、７・・・酸化マ
スク層、８・・・厚い酸化物層、１４・・・チャンネル
ストツノぐ領域。 出願人代理人 弁理士 鈴 江 武 彦ＩＩ！
を説明するための各過程におけるモノリシ、り集積回路
の板状基体の主面に喬直な断面図であシ、第９図乃至第
１４図は第２の実施例を説明するための同様の断面図で
ある。第１５図はこの発明の別の実施例により製造され
たモノリシ、り集積ブレーナトランジスタの断面図であ
る。 １・・・エミ、り領域、２・・・基体、３・・・ベース
領域、４・・・コレクタ領域、５・・・フォトレゾスト
マスク、６・・・エツチング１１２層、７・・・酸化マ
スク層、８・・・厚い酸化物層、１４・・・チャンネル
ストツノぐ領域。 出願人代理人 弁理士 鈴 江 武 彦ＩＩ！
Claims (8)
- （１） マスクを利用したイオン注入にょシコレクタ
領域のドーグ不純物がコレクタ区域に導入され拡散され
てコレクタ領域が形成され、それに続いてベース領域な
らびにエミ、り領域のドーグ不純物がマスクを利用した
イオン注入にょシ導入され、コレクタ領域内に拡散され
る少なくとも１個のパイボー２グレーナトランジスタを
具備するモノリシック集積回路の製造方法において、 コレクタ区域（９）からのコレクタ領域（４）の拡散に
続いてエミッタ区域（１））が酸化マスク層部分（７１
）によって覆われ、その後ベース区域（３２）を画定す
るフォトレノストマスク（５）が形成され、それに続い
て比較的低い加速エネルギと比軟的区域（３１）に注入
され、かつ比較的高い加速エネルギと比較的低いドーズ
で同じ導電型のドーグイオンがエミッタ区域（１１）を
含む全ベース区域 −（３２）にイオン注入され、次い
で前記フォトレノストマスク（５）を除去した後、前記
外側ベース区域（３））が酸化マスク層部分（７１）の
材料のエツチングで侵蝕されない工、チングマスク層（
６）で覆われ、その後酸化マスク層部分（２））が工、
テング処理により除去され、エミッタ領域（１）の導電
型のドーグ不純物がイオン注入され、最後にベース領域
（３）およびエミ、り領域（１）がドーグ不純物を活性
化して拡散させることによって形成されることを％黴と
するモノリシ、り集積回路の製造方法。 - （２）＃化マスク層として窒化シリコ／が使用サレ、前
起工、チ／ダマスク層（６）は前記外側ベース区域（３
１）の半導体表面の熱酸化によって生成されることを特
徴とする特許請求の範囲第ｌ項記載の製造方法。 - （３）前記エツチングマスク層（６）中にドー！された
多結晶シリコンの接触層（６１）が埋設され、それをペ
ース領域の表面に接触させることを特徴とする特許請求
の範囲第２項記載の製造方法。 - （４） 前記コレクタ領域（４）の拡散に先立りてシ
リコン基体（２）のコレクタ区域（９）が酸化マスク層
（７）の材料の層で覆われ、その後前記コレクタ区域（
９）の周囲の前記基体（２）の表面部分が酸化マスク層
（乃を工、チングマスクとして前記基体を選択的に侵蝕
する工、チング剤を使用してエツチングして除去し、前
記基体の露出面を熱酸化して厚い酸化物層（８）を形成
し、その後前記コレクタ区域（９）を覆りている前記酸
化マスク層（７）を前記酸化Ｖスク層部分（７１）を残
すヨウに工、チングすることを特徴とする特許請求の範
囲第１項乃至第３項の何れか記載の製造方法。 - （５） 前記酸化マスク層部分（７１）はその周縁部
の一部が前記厚い酸化物層（８）の周縁部に沿って延在
しているように工、チングによりて残されることを特徴
とする特許請求の範囲第４項記載の製造方法。 - （６） 前記酸化マスク層（７）またはその部分（２
））は絶縁ｒ−）電界効果トランゾスタの８１ダート電
極上に使用されるために必要な厚さおよび組成で前記基
体Ｑ）上に付着されることを特徴とする特許請求の範囲
第４項または第５項記載の製造方法。 - （７）前記酸化マスク層（１）さらにはバイポーラ！レ
ーナトランゾスタのペース領域に接触する接触層（６）
）がその下に位置する基体表面と接触しない電極を具備
し、それは絶縁ｒ−）電界効果トランジスタのｆ−）電
極として使用され、該電界効果トランジスタのソース領
域およびドレイン領域の区域はバイポーラ！レーナトラ
ンノスタのエミッタ領域区域のドーグと同時にドーグさ
れることを特徴とする特許請求の範囲第６項記載の製造
方法。 - （８） 前記ペース領域とエミッタ唄域の両者の拡散
処理が別に設けた酸化物層（１７）の下で行なわれるこ
とを特徴とする特許請求の範囲第１項乃至＃！７項の倒
れか記載の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP81106214A EP0071665B1 (de) | 1981-08-08 | 1981-08-08 | Verfahren zum Herstellen einer monolithisch integrierten Festkörperschaltung mit mindestens einem bipolaren Planartransistor |
| EP81106214.0 | 1981-08-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5837961A true JPS5837961A (ja) | 1983-03-05 |
| JPH0361337B2 JPH0361337B2 (ja) | 1991-09-19 |
Family
ID=8187852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57136430A Granted JPS5837961A (ja) | 1981-08-08 | 1982-08-06 | 少なくとも１個のバイポ−ラプレ−ナトランジスタを備えたモノリシツク集積回路の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4477965A (ja) |
| EP (1) | EP0071665B1 (ja) |
| JP (1) | JPS5837961A (ja) |
| DE (1) | DE3174397D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4753834A (en) * | 1985-10-07 | 1988-06-28 | Kimberly-Clark Corporation | Nonwoven web with improved softness |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4624046A (en) * | 1982-01-04 | 1986-11-25 | Fairchild Camera & Instrument Corp. | Oxide isolation process for standard RAM/PROM and lateral PNP cell RAM |
| US4567644A (en) * | 1982-12-20 | 1986-02-04 | Signetics Corporation | Method of making triple diffused ISL structure |
| EP0116654B1 (de) * | 1983-02-12 | 1986-12-10 | Deutsche ITT Industries GmbH | Verfahren zum Herstellen von bipolaren Planartransistoren |
| DE3369030D1 (en) * | 1983-04-18 | 1987-02-12 | Itt Ind Gmbh Deutsche | Method of making a monolithic integrated circuit comprising at least one insulated gate field-effect transistor |
| DE3317437A1 (de) * | 1983-05-13 | 1984-11-15 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Planartransistor mit niedrigem rauschfaktor und verfahren zu dessen herstellung |
| US4584763A (en) * | 1983-12-15 | 1986-04-29 | International Business Machines Corporation | One mask technique for substrate contacting in integrated circuits involving deep dielectric isolation |
| JPS60258964A (ja) * | 1984-06-06 | 1985-12-20 | Hitachi Ltd | 半導体装置の製造方法 |
| US4648909A (en) * | 1984-11-28 | 1987-03-10 | Fairchild Semiconductor Corporation | Fabrication process employing special masks for the manufacture of high speed bipolar analog integrated circuits |
| DE3571366D1 (en) * | 1985-09-21 | 1989-08-10 | Itt Ind Gmbh Deutsche | Method of applying a contact to a contact area for a semiconductor substrate |
| EP0239652B1 (de) * | 1986-03-22 | 1991-07-24 | Deutsche ITT Industries GmbH | Verfahren zum Herstellen einer monolithisch integrierten Schaltung mit mindestens einem bipolaren Planartransistor |
| US4721685A (en) * | 1986-04-18 | 1988-01-26 | Sperry Corporation | Single layer poly fabrication method and device with shallow emitter/base junctions and optimized channel stopper |
| US4727046A (en) * | 1986-07-16 | 1988-02-23 | Fairchild Semiconductor Corporation | Method of fabricating high performance BiCMOS structures having poly emitters and silicided bases |
| DE3683054D1 (de) * | 1986-12-12 | 1992-01-30 | Itt Ind Gmbh Deutsche | Verfahren zum herstellen einer monolithisch integrierten schaltung mit mindestens einem bipolaren planartransistor. |
| EP0271599B1 (de) * | 1986-12-18 | 1991-09-04 | Deutsche ITT Industries GmbH | Kollektorkontakt eines integrierten Bipolartransistors |
| US4740478A (en) * | 1987-01-30 | 1988-04-26 | Motorola Inc. | Integrated circuit method using double implant doping |
| US4784966A (en) * | 1987-06-02 | 1988-11-15 | Texas Instruments Incorporated | Self-aligned NPN bipolar transistor built in a double polysilicon CMOS technology |
| US5005066A (en) * | 1987-06-02 | 1991-04-02 | Texas Instruments Incorporated | Self-aligned NPN bipolar transistor built in a double polysilicon CMOS technology |
| KR890005885A (ko) * | 1987-09-26 | 1989-05-17 | 강진구 | 바이폴라 트랜지스터의 제조방법 |
| EP0473194A3 (en) * | 1990-08-30 | 1992-08-05 | Nec Corporation | Method of fabricating a semiconductor device, especially a bipolar transistor |
| DE19540309A1 (de) * | 1995-10-28 | 1997-04-30 | Philips Patentverwaltung | Halbleiterbauelement mit Passivierungsaufbau |
| DE19611692C2 (de) * | 1996-03-25 | 2002-07-18 | Infineon Technologies Ag | Bipolartransistor mit Hochenergie-implantiertem Kollektor und Herstellverfahren |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5167069A (en) * | 1974-12-07 | 1976-06-10 | Fujitsu Ltd | Handotaisochino seizohoho |
| JPS5278387A (en) * | 1975-12-24 | 1977-07-01 | Fujitsu Ltd | Production of semiconductor device |
| JPS5381067A (en) * | 1976-12-27 | 1978-07-18 | Fujitsu Ltd | Production of semiconductor device |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE405526B (sv) * | 1973-07-16 | 1978-12-11 | Western Electric Co | Transistor och sett for dess tillverkning |
| US4111720A (en) * | 1977-03-31 | 1978-09-05 | International Business Machines Corporation | Method for forming a non-epitaxial bipolar integrated circuit |
| US4118250A (en) * | 1977-12-30 | 1978-10-03 | International Business Machines Corporation | Process for producing integrated circuit devices by ion implantation |
| US4199380A (en) * | 1978-11-13 | 1980-04-22 | Motorola, Inc. | Integrated circuit method |
| JPS5852339B2 (ja) * | 1979-03-20 | 1983-11-22 | 富士通株式会社 | 半導体装置の製造方法 |
| US4376664A (en) * | 1979-05-31 | 1983-03-15 | Fujitsu Limited | Method of producing a semiconductor device |
| US4242791A (en) * | 1979-09-21 | 1981-01-06 | International Business Machines Corporation | High performance bipolar transistors fabricated by post emitter base implantation process |
-
1981
- 1981-08-08 DE DE8181106214T patent/DE3174397D1/de not_active Expired
- 1981-08-08 EP EP81106214A patent/EP0071665B1/de not_active Expired
-
1982
- 1982-08-03 US US06/404,931 patent/US4477965A/en not_active Expired - Lifetime
- 1982-08-06 JP JP57136430A patent/JPS5837961A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5167069A (en) * | 1974-12-07 | 1976-06-10 | Fujitsu Ltd | Handotaisochino seizohoho |
| JPS5278387A (en) * | 1975-12-24 | 1977-07-01 | Fujitsu Ltd | Production of semiconductor device |
| JPS5381067A (en) * | 1976-12-27 | 1978-07-18 | Fujitsu Ltd | Production of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4753834A (en) * | 1985-10-07 | 1988-06-28 | Kimberly-Clark Corporation | Nonwoven web with improved softness |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0071665A1 (de) | 1983-02-16 |
| DE3174397D1 (en) | 1986-05-22 |
| JPH0361337B2 (ja) | 1991-09-19 |
| US4477965A (en) | 1984-10-23 |
| EP0071665B1 (de) | 1986-04-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5837961A (ja) | 少なくとも１個のバイポ−ラプレ−ナトランジスタを備えたモノリシツク集積回路の製造方法 | |
| US4925807A (en) | Method of manufacturing a semiconductor device | |
| US4433468A (en) | Method for making semiconductor device having improved thermal stress characteristics | |
| US4927776A (en) | Method of producing semiconductor integrated circuit device including bipolar transistor and insulated gate field effect transistor | |
| US4443933A (en) | Utilizing multi-layer mask to define isolation and device zones in a semiconductor substrate | |
| KR950010287B1 (ko) | 베이스 재결합 전류가 낮은 바이폴라 트랜지스터를 갖는 바이폴라 상보형 금속 산화물 반도체 제조 방법 | |
| US5001081A (en) | Method of manufacturing a polysilicon emitter and a polysilicon gate using the same etch of polysilicon on a thin gate oxide | |
| JP3165118B2 (ja) | 半導体装置 | |
| US5449627A (en) | Lateral bipolar transistor and FET compatible process for making it | |
| US5179031A (en) | Method of manufacturing a polysilicon emitter and a polysilicon gate using the same etch of polysilicon on a thin gate oxide | |
| JP3175973B2 (ja) | 半導体装置およびその製造方法 | |
| JP3506632B2 (ja) | 半導体装置の製造方法 | |
| JPH07335664A (ja) | ポリシリコンエミッタを備えたバイポーラ接合トランジスタの製造方法 | |
| JPH07176639A (ja) | 半導体集積回路装置及びその製造方法 | |
| JP3360970B2 (ja) | 半導体装置の製造方法 | |
| JP3248305B2 (ja) | ＢｉＣＭＯＳ半導体装置の製造方法 | |
| JP2633559B2 (ja) | バイポーラ―ｃｍｏｓ半導体装置の製造方法 | |
| JPH06132523A (ja) | Ｍｏｓトランジスタの製造方法 | |
| JPH04290273A (ja) | 窒化シリコンコンデンサの製造方法 | |
| JP2745946B2 (ja) | 半導体集積回路の製造方法 | |
| JP3363675B2 (ja) | 半導体装置の製造方法 | |
| JPH0579186B2 (ja) | ||
| JP3965476B2 (ja) | 半導体装置の製造方法 | |
| JP2961388B2 (ja) | 不揮発性半導体メモリの製造方法 | |
| JP2988067B2 (ja) | 絶縁型電界効果トランジスタの製造方法 |