JPS5837961A - 少なくとも1個のバイポ−ラプレ−ナトランジスタを備えたモノリシツク集積回路の製造方法 - Google Patents
少なくとも1個のバイポ−ラプレ−ナトランジスタを備えたモノリシツク集積回路の製造方法Info
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- JPS5837961A JPS5837961A JP57136430A JP13643082A JPS5837961A JP S5837961 A JPS5837961 A JP S5837961A JP 57136430 A JP57136430 A JP 57136430A JP 13643082 A JP13643082 A JP 13643082A JP S5837961 A JPS5837961 A JP S5837961A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、最小の寸法のグレーナト2ンジスタを使用
した高集積密度のモノリシ、り半導体集積回路の製造方
法に関する。この発明は雑誌glectronics+
1975年8月7日号第104頁乃至第106頁およ
び西ドイツ公開特許公報DI−O83009434号に
記載されているような三重拡散法(3D技術)に基づい
ている。この方法は3つのプロセス中にイオン注入によ
亨コレクタ領域、ペース領域およびエミッタ領域のドー
グ不純物が拡散され、それ故3つの拡散プロセスが順次
遂行される点に特徴がある。
した高集積密度のモノリシ、り半導体集積回路の製造方
法に関する。この発明は雑誌glectronics+
1975年8月7日号第104頁乃至第106頁およ
び西ドイツ公開特許公報DI−O83009434号に
記載されているような三重拡散法(3D技術)に基づい
ている。この方法は3つのプロセス中にイオン注入によ
亨コレクタ領域、ペース領域およびエミッタ領域のドー
グ不純物が拡散され、それ故3つの拡散プロセスが順次
遂行される点に特徴がある。
以下簡略化して3Dプロセスと呼ぶこの方法は高集積密
度のパイ/−2集積回路の製造を可能にする点を別にし
ても、埋設層のためのドーグ領域を設ける場合も含めて
基体上にエピタキシャル層を沈着させるために必要な高
温処理を不必要にし、また絶縁領域の拡散′f:省略で
きる利点がある。個々のトランノスタO電気的絶縁を行
なうために一般的に必要とされるこれ等の高温処理は3
Dグロセスでは1回の高温プロセス、すなわちコレクタ
拡散処理によって置き換えられる。最終的に互に拡散さ
れた領域を有するグレーナト2ンジスタが得られる。
度のパイ/−2集積回路の製造を可能にする点を別にし
ても、埋設層のためのドーグ領域を設ける場合も含めて
基体上にエピタキシャル層を沈着させるために必要な高
温処理を不必要にし、また絶縁領域の拡散′f:省略で
きる利点がある。個々のトランノスタO電気的絶縁を行
なうために一般的に必要とされるこれ等の高温処理は3
Dグロセスでは1回の高温プロセス、すなわちコレクタ
拡散処理によって置き換えられる。最終的に互に拡散さ
れた領域を有するグレーナト2ンジスタが得られる。
従来のプロセスは周知のように後で個々の集積回路素子
に分割される半導体ウェハ中で殆ど製作されるトランゾ
スタの電流利得の値はウェハが違うと変化を受ける欠点
がある。
に分割される半導体ウェハ中で殆ど製作されるトランゾ
スタの電流利得の値はウェハが違うと変化を受ける欠点
がある。
この発明は、前述の電流利得値(β値)の変化は、製造
プロセスが次のように選択され遂行される時に数−にす
ることが可能であるという認識に基づいている。すなわ
ちイントリンシックなベース領域中すなわちエミッタ領
域の下のペース領域の区域中の電荷キャリヤの全体の量
はできるだけ正確に制御され、また補償されないエミッ
タ領域を使用することである。1979年Iεggの第
514頁乃至第516頁には「補償されないエミ、り領
域」は比較的高い電流利得値が得られカットオフ周波数
の増加が可能であるという利点を有することが示されて
いる。
プロセスが次のように選択され遂行される時に数−にす
ることが可能であるという認識に基づいている。すなわ
ちイントリンシックなベース領域中すなわちエミッタ領
域の下のペース領域の区域中の電荷キャリヤの全体の量
はできるだけ正確に制御され、また補償されないエミッ
タ領域を使用することである。1979年Iεggの第
514頁乃至第516頁には「補償されないエミ、り領
域」は比較的高い電流利得値が得られカットオフ周波数
の増加が可能であるという利点を有することが示されて
いる。
それ故、この発明の目的は特許請求の範囲に記載した製
造方法を提供し、半導体ウェハ上でならびに個々の集積
回路に亘りてグレーナトランノスタの電流利得値の分布
範囲を最小のものにすることである。
造方法を提供し、半導体ウェハ上でならびに個々の集積
回路に亘りてグレーナトランノスタの電流利得値の分布
範囲を最小のものにすることである。
この発明によれば、この目的は特許請求の範囲第1項に
記載された方法によりて達成される。
記載された方法によりて達成される。
酸化マスク層(半導体表面の所望の部分だけを酸化させ
るためのマスク層)の材料として窒化シリコン或はまた
窒化シリコン層で覆われた2酸化シリコン層を使用する
ことが好ましい。
るためのマスク層)の材料として窒化シリコン或はまた
窒化シリコン層で覆われた2酸化シリコン層を使用する
ことが好ましい。
その場合には外側ベース領域を覆っているエツチングマ
スク層の材料として2酸化シリコンの層を使用すること
が可能であυ、それは例えば窒化シリコン用エツチング
剤として周知の熱り/酸に対して実質上エツチングされ
ない。
スク層の材料として2酸化シリコンの層を使用すること
が可能であυ、それは例えば窒化シリコン用エツチング
剤として周知の熱り/酸に対して実質上エツチングされ
ない。
工、テ/グマスク層中にドーグした多結晶シリコンの接
触層を埋め込むことは特に効果がある。それは表面でベ
ース領域に接触し、それ故ベース領域に対する導入線或
は抵抗としても使用できる。
触層を埋め込むことは特に効果がある。それは表面でベ
ース領域に接触し、それ故ベース領域に対する導入線或
は抵抗としても使用できる。
この発明の製造方法の別の特別な実施例は同一半導体ウ
ェハ上に集積されたS1ゲート電界効果トランジスタを
製造するための周知のシリコンダート処理法と両立させ
る問題を処理し、結果的にバイポーラトランジスタ以外
に5i)la−)電界効果トランジスタを含むモノリシ
、り集積回路を製造する方法を与える。
ェハ上に集積されたS1ゲート電界効果トランジスタを
製造するための周知のシリコンダート処理法と両立させ
る問題を処理し、結果的にバイポーラトランジスタ以外
に5i)la−)電界効果トランジスタを含むモノリシ
、り集積回路を製造する方法を与える。
この発明による製造方法およびその効果を以下添付図面
に示され九実施例によって詳細に説明する。
に示され九実施例によって詳細に説明する。
この発明のプロセスの第1の実施例に対して第1図に示
すように1乃至100オームセンチの比抵抗を有する低
ドーグのpドーグの板状シリコン基体から出発すること
が可能でアク、この基体は熱生成された酸化物マスク1
2で覆われ、1012〜l 014tx−2の範囲の小
ドーズのイオン注入を受ける。
すように1乃至100オームセンチの比抵抗を有する低
ドーグのpドーグの板状シリコン基体から出発すること
が可能でアク、この基体は熱生成された酸化物マスク1
2で覆われ、1012〜l 014tx−2の範囲の小
ドーズのイオン注入を受ける。
この後、酸化雰囲気中で拡散プロセスが行なわれ、その
過程においてコレクタ領域4が生成される。主面が露出
され窒化シリコンの酸化マスク層7が沈着される。窒化
シリコン層1の代りに表面に窒化シリコン層金有する多
層構造を使用することも可能である。何れにせよ酸化マ
スク層7は後で(第4図参照)付着されるべき工、チン
グマスク層6に関して選択的にエツチングされることの
できる材料が選択されるべきである。
過程においてコレクタ領域4が生成される。主面が露出
され窒化シリコンの酸化マスク層7が沈着される。窒化
シリコン層1の代りに表面に窒化シリコン層金有する多
層構造を使用することも可能である。何れにせよ酸化マ
スク層7は後で(第4図参照)付着されるべき工、チン
グマスク層6に関して選択的にエツチングされることの
できる材料が選択されるべきである。
この酸化マスク層7から酸化マスク層の部分71および
72がエツチングで残され、その酸化マスク層部分71
はエミ、り区域1ノを覆い、部分72はコレクタ接触領
域13の区域(第8図参照)を覆っている。なおここで
区域とは領域の半導体表面に露出した部分を云うものと
する。
72がエツチングで残され、その酸化マスク層部分71
はエミ、り区域1ノを覆い、部分72はコレクタ接触領
域13の区域(第8図参照)を覆っている。なおここで
区域とは領域の半導体表面に露出した部分を云うものと
する。
その後熱酸化プロセスの過程中に第4図に示すように5
tO2のエツチングマスク層6が付着され、それは窒化
シリコンから成る酸化マスク層部分71および72を除
去する九めの後のエツチングノロセス中存在したまま残
っている。
tO2のエツチングマスク層6が付着され、それは窒化
シリコンから成る酸化マスク層部分71および72を除
去する九めの後のエツチングノロセス中存在したまま残
っている。
その後第5図に示すように°フォトレゾストマスク5が
付着され、ベース区域32が開口のまま一残される。図
示の実施例ではフォトレノストマスク5はコレクタ領域
4と基体2との間のPEI接合の反対側で終端している
。それ故続いて行なわれるpドーグ不純物のイオン注入
処理の過程においてコレクタ領域4の外側にチャンネル
スト、ノ母領域14が第6図に示すように枠状にコレク
タ領域を囲んで形成される。
付着され、ベース区域32が開口のまま一残される。図
示の実施例ではフォトレノストマスク5はコレクタ領域
4と基体2との間のPEI接合の反対側で終端している
。それ故続いて行なわれるpドーグ不純物のイオン注入
処理の過程においてコレクタ領域4の外側にチャンネル
スト、ノ母領域14が第6図に示すように枠状にコレク
タ領域を囲んで形成される。
ベース領域3の導電型のドープイオンの注入は、その結
果として第6図に示すような構造を生成し、次のような
2つのイオン注入過程力≦任意の順序で行なわれる。こ
の過程において、チャンネルストッ/4領域140区域
におけるイオン注入は別として、比較的小さい加速エネ
ルギでドーグイオンは一度エミッタ区域11の外側の露
出されたベース区域31中に注入され、次に窒化シリコ
ンの酸化マスク層部分21を充分貫通するような比較的
高いエネルギで同じ導電型のドーグイオンはエミッタ区
域11を含む全ペース区域32中に注入される。高エネ
ルギのイオン注入は約1o12〜10 ” csm−2
の小ドーズで行なわれ、比較的小エネルギのイオン注入
はそれに比較して著しく増加されたドーズで行なわれて
、それによって低イントリンシックペース抵抗が得られ
る。
果として第6図に示すような構造を生成し、次のような
2つのイオン注入過程力≦任意の順序で行なわれる。こ
の過程において、チャンネルストッ/4領域140区域
におけるイオン注入は別として、比較的小さい加速エネ
ルギでドーグイオンは一度エミッタ区域11の外側の露
出されたベース区域31中に注入され、次に窒化シリコ
ンの酸化マスク層部分21を充分貫通するような比較的
高いエネルギで同じ導電型のドーグイオンはエミッタ区
域11を含む全ペース区域32中に注入される。高エネ
ルギのイオン注入は約1o12〜10 ” csm−2
の小ドーズで行なわれ、比較的小エネルギのイオン注入
はそれに比較して著しく増加されたドーズで行なわれて
、それによって低イントリンシックペース抵抗が得られ
る。
続いてエキストリンシックなペース部分31にエツチン
グ用マスク層6および15が設けられた後、半導体基体
は窒化シリコンを侵蝕する選択工、チ/グ剤、特に熱リ
ン酸にさらされ酸化マスク層部分71および72が第7
図に示すように除去される。
グ用マスク層6および15が設けられた後、半導体基体
は窒化シリコンを侵蝕する選択工、チ/グ剤、特に熱リ
ン酸にさらされ酸化マスク層部分71および72が第7
図に示すように除去される。
この後、エミッタ領域の導電型であるnドーグ不純物が
表面に注入され、それに際して工。
表面に注入され、それに際して工。
チングマスク層6、同時に生成されたは化物層部分15
およびフォトレジストマスク5で覆われた熱生成酸化層
16の部分はイオン注入に対して有効なマスクとして使
用される。lIドーグイオンの注入は10〜10 の比
較的高いドーズで行なわれ、かくして高いエミ、り効率
および低いオーム抵抗のコレクタ接触領域14が得られ
る。
およびフォトレジストマスク5で覆われた熱生成酸化層
16の部分はイオン注入に対して有効なマスクとして使
用される。lIドーグイオンの注入は10〜10 の比
較的高いドーズで行なわれ、かくして高いエミ、り効率
および低いオーム抵抗のコレクタ接触領域14が得られ
る。
イオン注入に続いて全構造は別の酸化物層17で覆われ
、同時にこの酸化物層1rの下でペース区域の拡散およ
びエミッタ拡散がドーグ不純物を活性化することによっ
て行なわれる。
、同時にこの酸化物層1rの下でペース区域の拡散およ
びエミッタ拡散がドーグ不純物を活性化することによっ
て行なわれる。
エミッタ接点E1ペース接点B、およびコレクタ接点C
の取υ付けによって第8図に示すようなモノリシ、り集
積グレーナト2ンゾスタが得られる。
の取υ付けによって第8図に示すようなモノリシ、り集
積グレーナト2ンゾスタが得られる。
この発明によるプロセスによってpnpグレーナトラン
ジスタを製造することももちろん可能であるが、高いカ
ットオフ周波数の観点からこの発明のプロセスは主とし
てnpnグレーナトランジスタの製造に使用される。以
下説明する第9図乃至第14図を参照にした第2の実施
例もpドーグ基体から出発するこのようなnpnゾレー
ナトランジスタの場合のものである。この第2の実施例
ではコレクタ領域4はマスクされたイオン注入を使用し
て製造されるのではなく板状基体2の一方の主面上にお
けるイオン注入に続くエツチング処理によって行なわれ
る。この第2の実施例においてはコレクタ領域4の拡散
の前にシリコンの基体2のコレクタ区域9は第10図に
示すように酸化マスク層7で榎ゎれる。
ジスタを製造することももちろん可能であるが、高いカ
ットオフ周波数の観点からこの発明のプロセスは主とし
てnpnグレーナトランジスタの製造に使用される。以
下説明する第9図乃至第14図を参照にした第2の実施
例もpドーグ基体から出発するこのようなnpnゾレー
ナトランジスタの場合のものである。この第2の実施例
ではコレクタ領域4はマスクされたイオン注入を使用し
て製造されるのではなく板状基体2の一方の主面上にお
けるイオン注入に続くエツチング処理によって行なわれ
る。この第2の実施例においてはコレクタ領域4の拡散
の前にシリコンの基体2のコレクタ区域9は第10図に
示すように酸化マスク層7で榎ゎれる。
このためにfH9図に示すように比較的高オーム抵抗の
pドーグ板状基体2から出発し、第9図に示すようにn
ドーグイオンが一方の主面の全面に注入される。この主
面は酸化マスク層7の材料の層で覆われ、この層から酸
化マスク層7がエツチングで残される。その後基体2の
コレクタ区域9の周囲が酸化マスク層1をエツチングマ
スクとして使用し基体2を選択的に侵蝕する工、チング
材料を使用することによって第10図に示すように除去
される。コレクタ領域4を囲んで不所望の導電チャンネ
ルの形成を阻止しようとして領域14を形成するために
露出された基体表面中に基体2と同じ導電型のイオンを
注入することが可能でToシ、これ社第10図に点線で
示されている。
pドーグ板状基体2から出発し、第9図に示すようにn
ドーグイオンが一方の主面の全面に注入される。この主
面は酸化マスク層7の材料の層で覆われ、この層から酸
化マスク層7がエツチングで残される。その後基体2の
コレクタ区域9の周囲が酸化マスク層1をエツチングマ
スクとして使用し基体2を選択的に侵蝕する工、チング
材料を使用することによって第10図に示すように除去
される。コレクタ領域4を囲んで不所望の導電チャンネ
ルの形成を阻止しようとして領域14を形成するために
露出された基体表面中に基体2と同じ導電型のイオンを
注入することが可能でToシ、これ社第10図に点線で
示されている。
敏後に第11図に示すように厚い酸化物層8を形成する
ための熱酸化が行なわれ、それにおいて不所望な導電チ
ャンネルの形成を阻止する領域14紘すでに部分的に形
成されている、。
ための熱酸化が行なわれ、それにおいて不所望な導電チ
ャンネルの形成を阻止する領域14紘すでに部分的に形
成されている、。
この後、第12図に示すようにエミ、り区域11を覆り
ている酸化マスク部分7ノが形成されるように酸化マス
ク層7がエツチングで除去され、フォトレジストマスク
5が付着されてペース区域32を厚い酸化物層8の縁部
も制限するように画定される。
ている酸化マスク部分7ノが形成されるように酸化マス
ク層7がエツチングで除去され、フォトレジストマスク
5が付着されてペース区域32を厚い酸化物層8の縁部
も制限するように画定される。
今や任意の順序で異なる加速エネルギと異なるイオンド
ーズ率でペース領域の導電型イオンの2回のイオン注入
プロセスが第12図に点線で示すように行なわれる。
ーズ率でペース領域の導電型イオンの2回のイオン注入
プロセスが第12図に点線で示すように行なわれる。
酸化マスク層部分11,7/2の選択的な除去に続いて
第13図に示すようにエミ、り領域1のドーグとコレク
タ接触領域13のドープのためのイオン注入が行なわれ
る0図線注入されたイオンが活性化され九後の装置を示
す。最後にベース接点B、エミッタ接点蔦およびコレク
タ接点Cが第14図に示すように取シ付けられる。
第13図に示すようにエミ、り領域1のドーグとコレク
タ接触領域13のドープのためのイオン注入が行なわれ
る0図線注入されたイオンが活性化され九後の装置を示
す。最後にベース接点B、エミッタ接点蔦およびコレク
タ接点Cが第14図に示すように取シ付けられる。
この発明のプロセスをシリコンr−)技術と両立性を持
たせて行なうことも可能である。これは前述の第9図乃
至第14図の実施例において酸化マスク層部分71の縁
部の一部(例えば第12図で71の左側の縁部)が厚い
酸化物層8の縁部に接しているようにエツチングされる
別の実施例によって可能になる。この場合にエミッタ領
域1の周縁の一部分がエミ、り領域1よシも深く基体2
中に侵入している厚い酸化物層8に隣接しているという
結果を生じる。その結果第15図に示すような集積され
たプレーナトランジスタが得られ、そのベース電極Bは
エミ、り電極Eとコレクタ電極Cとの間に設けられてい
る。
たせて行なうことも可能である。これは前述の第9図乃
至第14図の実施例において酸化マスク層部分71の縁
部の一部(例えば第12図で71の左側の縁部)が厚い
酸化物層8の縁部に接しているようにエツチングされる
別の実施例によって可能になる。この場合にエミッタ領
域1の周縁の一部分がエミ、り領域1よシも深く基体2
中に侵入している厚い酸化物層8に隣接しているという
結果を生じる。その結果第15図に示すような集積され
たプレーナトランジスタが得られ、そのベース電極Bは
エミ、り電極Eとコレクタ電極Cとの間に設けられてい
る。
さらに第15図に示された集積されたプレーナトランジ
スタはこの発明によシ提唱されるプロセスのさらに別の
実施例を説明するのに適している。それによればエツチ
ングマスク層中にドーグした多結晶シリコンの層61が
埋設され、この層61によりてベース領域3との表面接
触が行なわれる。そのような接触構造を製造するために
例えば第10図によるプロセスの1段階においてコレク
タ区域9を覆って付着された酸化マスク層1申に接触開
口33(第15図)が設けられ、それに続いて第1θ図
について前に説明したpドーグ不純物のイオン注入プロ
セスが行なわれ名。それに続いて多結晶シリコンの蒸着
によシ接触層6ノが設けられnドーグ不純物のイオン注
入プロセスを受けないコレクタ領域上にそれt−限定す
る。接触層16のドーグはイオン注入プロセスによって
その熱酸化の前に行なわれてもよい、したがってエミッ
タ区域およびコレクタ接触区域の両方の上に図示しない
欧化マスク層の選択的除去を許容するエツチングマスク
層6を得ることができる。
スタはこの発明によシ提唱されるプロセスのさらに別の
実施例を説明するのに適している。それによればエツチ
ングマスク層中にドーグした多結晶シリコンの層61が
埋設され、この層61によりてベース領域3との表面接
触が行なわれる。そのような接触構造を製造するために
例えば第10図によるプロセスの1段階においてコレク
タ区域9を覆って付着された酸化マスク層1申に接触開
口33(第15図)が設けられ、それに続いて第1θ図
について前に説明したpドーグ不純物のイオン注入プロ
セスが行なわれ名。それに続いて多結晶シリコンの蒸着
によシ接触層6ノが設けられnドーグ不純物のイオン注
入プロセスを受けないコレクタ領域上にそれt−限定す
る。接触層16のドーグはイオン注入プロセスによって
その熱酸化の前に行なわれてもよい、したがってエミッ
タ区域およびコレクタ接触区域の両方の上に図示しない
欧化マスク層の選択的除去を許容するエツチングマスク
層6を得ることができる。
第15図に示すこの発明のプロセスを使用して製造され
たモノリシック集積!レーナトランジスタの断面図は一
部nチャンネル81ff−)電界効果トランゾスタに類
似する仁とが認められる。実際にこの発明によるfνセ
スは少なくともパイポーラゾレーナトランジスタのエミ
ッタ領域の導電盤の8ir−)電界効果トランゾスタの
集積に関しては完全に両立性である。何故ならば単に成
る動作プロセスがパイI−ラ!レーナトランジスタの観
点において制限されなければならないだけであるからで
ある。夾除に酸化マスク層或は酸化マスク層の一部が基
体2上にStダート電界効果トランジスタの81r−)
電極上に使用するために必要な厚さおよび組成で付着さ
れ、電界効果トランジスタの区域内の接点開口33(第
15図)のためのエツチング処理が省略され、さらに電
界効果トランジスタの区域内に相当するベース領域のド
ーグ不純物のイオン注入がフォトレノストマスクにより
マスクされるとき、第15図から容易に認識できるよう
な前述のnチャンネル81電界効果トランジスタが得ら
れる。それにおいては領域1と13との間の接触層61
0部分がr−)電極を構成する。エミ、り領域1および
コレクタ接触領域13はそれぞれソース或はドレインと
して使用される。領域3および4のドーグはその場合省
略される。
たモノリシック集積!レーナトランジスタの断面図は一
部nチャンネル81ff−)電界効果トランゾスタに類
似する仁とが認められる。実際にこの発明によるfνセ
スは少なくともパイポーラゾレーナトランジスタのエミ
ッタ領域の導電盤の8ir−)電界効果トランゾスタの
集積に関しては完全に両立性である。何故ならば単に成
る動作プロセスがパイI−ラ!レーナトランジスタの観
点において制限されなければならないだけであるからで
ある。夾除に酸化マスク層或は酸化マスク層の一部が基
体2上にStダート電界効果トランジスタの81r−)
電極上に使用するために必要な厚さおよび組成で付着さ
れ、電界効果トランジスタの区域内の接点開口33(第
15図)のためのエツチング処理が省略され、さらに電
界効果トランジスタの区域内に相当するベース領域のド
ーグ不純物のイオン注入がフォトレノストマスクにより
マスクされるとき、第15図から容易に認識できるよう
な前述のnチャンネル81電界効果トランジスタが得ら
れる。それにおいては領域1と13との間の接触層61
0部分がr−)電極を構成する。エミ、り領域1および
コレクタ接触領域13はそれぞれソース或はドレインと
して使用される。領域3および4のドーグはその場合省
略される。
明らかに第15図を見たときpチャンネルSt電界効釆
トランノスタの製造に伴う拡張された両立性は接点開口
33およびベース領域のイオン注入およびドープを省略
し、領域1および13が領域14のイオン注入中にp型
にドーグされることによって生じる。
トランノスタの製造に伴う拡張された両立性は接点開口
33およびベース領域のイオン注入およびドープを省略
し、領域1および13が領域14のイオン注入中にp型
にドーグされることによって生じる。
ドー!した多結晶シリコンから成る接触層が埋め込まれ
ているエツチングマスク層を使用することによ、6st
r−トド2ンゾスタを同時に集積することを可能にして
いる両立性を有するこの発明によるプロセスは、多結晶
シリコンからオーム抵抗を形成するようにさらに変形す
ることが可能である。それ杜もし所望であれはエツチン
グミスク層6中に条帯状に埋め込まれる。
ているエツチングマスク層を使用することによ、6st
r−トド2ンゾスタを同時に集積することを可能にして
いる両立性を有するこの発明によるプロセスは、多結晶
シリコンからオーム抵抗を形成するようにさらに変形す
ることが可能である。それ杜もし所望であれはエツチン
グミスク層6中に条帯状に埋め込まれる。
その抵抗値は条帯の寸法の選択とイオン注入過程におい
て何れにせよ必要である選択的ドーグによって広い範囲
内で調節することができる。
て何れにせよ必要である選択的ドーグによって広い範囲
内で調節することができる。
第1図乃至第8図はこの発明の製造方法の第1の実施例
を説明するための各過程におけるモノリシ、り集積回路
の板状基体の主面に喬直な断面図であシ、第9図乃至第
14図は第2の実施例を説明するための同様の断面図で
ある。第15図はこの発明の別の実施例により製造され
たモノリシ、り集積ブレーナトランジスタの断面図であ
る。 1・・・エミ、り領域、2・・・基体、3・・・ベース
領域、4・・・コレクタ領域、5・・・フォトレゾスト
マスク、6・・・エツチング112層、7・・・酸化マ
スク層、8・・・厚い酸化物層、14・・・チャンネル
ストツノぐ領域。 出願人代理人 弁理士 鈴 江 武 彦II!
を説明するための各過程におけるモノリシ、り集積回路
の板状基体の主面に喬直な断面図であシ、第9図乃至第
14図は第2の実施例を説明するための同様の断面図で
ある。第15図はこの発明の別の実施例により製造され
たモノリシ、り集積ブレーナトランジスタの断面図であ
る。 1・・・エミ、り領域、2・・・基体、3・・・ベース
領域、4・・・コレクタ領域、5・・・フォトレゾスト
マスク、6・・・エツチング112層、7・・・酸化マ
スク層、8・・・厚い酸化物層、14・・・チャンネル
ストツノぐ領域。 出願人代理人 弁理士 鈴 江 武 彦II!
Claims (8)
- (1) マスクを利用したイオン注入にょシコレクタ
領域のドーグ不純物がコレクタ区域に導入され拡散され
てコレクタ領域が形成され、それに続いてベース領域な
らびにエミ、り領域のドーグ不純物がマスクを利用した
イオン注入にょシ導入され、コレクタ領域内に拡散され
る少なくとも1個のパイボー2グレーナトランジスタを
具備するモノリシック集積回路の製造方法において、 コレクタ区域(9)からのコレクタ領域(4)の拡散に
続いてエミッタ区域(1))が酸化マスク層部分(71
)によって覆われ、その後ベース区域(32)を画定す
るフォトレノストマスク(5)が形成され、それに続い
て比較的低い加速エネルギと比軟的区域(31)に注入
され、かつ比較的高い加速エネルギと比較的低いドーズ
で同じ導電型のドーグイオンがエミッタ区域(11)を
含む全ベース区域 −(32)にイオン注入され、次い
で前記フォトレノストマスク(5)を除去した後、前記
外側ベース区域(3))が酸化マスク層部分(71)の
材料のエツチングで侵蝕されない工、チングマスク層(
6)で覆われ、その後酸化マスク層部分(2))が工、
テング処理により除去され、エミッタ領域(1)の導電
型のドーグ不純物がイオン注入され、最後にベース領域
(3)およびエミ、り領域(1)がドーグ不純物を活性
化して拡散させることによって形成されることを%黴と
するモノリシ、り集積回路の製造方法。 - (2)#化マスク層として窒化シリコ/が使用サレ、前
起工、チ/ダマスク層(6)は前記外側ベース区域(3
1)の半導体表面の熱酸化によって生成されることを特
徴とする特許請求の範囲第l項記載の製造方法。 - (3)前記エツチングマスク層(6)中にドー!された
多結晶シリコンの接触層(61)が埋設され、それをペ
ース領域の表面に接触させることを特徴とする特許請求
の範囲第2項記載の製造方法。 - (4) 前記コレクタ領域(4)の拡散に先立りてシ
リコン基体(2)のコレクタ区域(9)が酸化マスク層
(7)の材料の層で覆われ、その後前記コレクタ区域(
9)の周囲の前記基体(2)の表面部分が酸化マスク層
(乃を工、チングマスクとして前記基体を選択的に侵蝕
する工、チング剤を使用してエツチングして除去し、前
記基体の露出面を熱酸化して厚い酸化物層(8)を形成
し、その後前記コレクタ区域(9)を覆りている前記酸
化マスク層(7)を前記酸化Vスク層部分(71)を残
すヨウに工、チングすることを特徴とする特許請求の範
囲第1項乃至第3項の何れか記載の製造方法。 - (5) 前記酸化マスク層部分(71)はその周縁部
の一部が前記厚い酸化物層(8)の周縁部に沿って延在
しているように工、チングによりて残されることを特徴
とする特許請求の範囲第4項記載の製造方法。 - (6) 前記酸化マスク層(7)またはその部分(2
))は絶縁r−)電界効果トランゾスタの81ダート電
極上に使用されるために必要な厚さおよび組成で前記基
体Q)上に付着されることを特徴とする特許請求の範囲
第4項または第5項記載の製造方法。 - (7)前記酸化マスク層(1)さらにはバイポーラ!レ
ーナトランゾスタのペース領域に接触する接触層(6)
)がその下に位置する基体表面と接触しない電極を具備
し、それは絶縁r−)電界効果トランジスタのf−)電
極として使用され、該電界効果トランジスタのソース領
域およびドレイン領域の区域はバイポーラ!レーナトラ
ンノスタのエミッタ領域区域のドーグと同時にドーグさ
れることを特徴とする特許請求の範囲第6項記載の製造
方法。 - (8) 前記ペース領域とエミッタ唄域の両者の拡散
処理が別に設けた酸化物層(17)の下で行なわれるこ
とを特徴とする特許請求の範囲第1項乃至#!7項の倒
れか記載の製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP81106214A EP0071665B1 (de) | 1981-08-08 | 1981-08-08 | Verfahren zum Herstellen einer monolithisch integrierten Festkörperschaltung mit mindestens einem bipolaren Planartransistor |
EP81106214.0 | 1981-08-08 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5837961A true JPS5837961A (ja) | 1983-03-05 |
JPH0361337B2 JPH0361337B2 (ja) | 1991-09-19 |
Family
ID=8187852
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57136430A Granted JPS5837961A (ja) | 1981-08-08 | 1982-08-06 | 少なくとも1個のバイポ−ラプレ−ナトランジスタを備えたモノリシツク集積回路の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4477965A (ja) |
EP (1) | EP0071665B1 (ja) |
JP (1) | JPS5837961A (ja) |
DE (1) | DE3174397D1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4753834A (en) * | 1985-10-07 | 1988-06-28 | Kimberly-Clark Corporation | Nonwoven web with improved softness |
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EP0116654B1 (de) * | 1983-02-12 | 1986-12-10 | Deutsche ITT Industries GmbH | Verfahren zum Herstellen von bipolaren Planartransistoren |
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DE3317437A1 (de) * | 1983-05-13 | 1984-11-15 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Planartransistor mit niedrigem rauschfaktor und verfahren zu dessen herstellung |
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- 1981-08-08 EP EP81106214A patent/EP0071665B1/de not_active Expired
-
1982
- 1982-08-03 US US06/404,931 patent/US4477965A/en not_active Expired - Lifetime
- 1982-08-06 JP JP57136430A patent/JPS5837961A/ja active Granted
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JPH0361337B2 (ja) | 1991-09-19 |
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