JPS5837746A - 条件判定処理装置 - Google Patents
条件判定処理装置Info
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- JPS5837746A JPS5837746A JP13641281A JP13641281A JPS5837746A JP S5837746 A JPS5837746 A JP S5837746A JP 13641281 A JP13641281 A JP 13641281A JP 13641281 A JP13641281 A JP 13641281A JP S5837746 A JPS5837746 A JP S5837746A
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- control section
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/3005—Arrangements for executing specific machine instructions to perform operations for flow control
- G06F9/30058—Conditional branch instructions
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発ＷＡはディジタルデータ処！ｌ装置において条件
の判定、ブランチアドレスＯ尭生を行う４１１１！判足
処理飯置に関するものである。
の判定、ブランチアドレスＯ尭生を行う４１１１！判足
処理飯置に関するものである。
従来この種のＩＩＩ置はメモリ内のあるーデータが指定
した条Ｐｐを満足するか否かの判定を、■比較する演算
命令の奥行、■その比較結果によって飛先を変える条件
付ジャンプ命令の実行によシｌ！總していた。ｌｌ５ｌ
Ｉ！ｌ及び嬉！ＩＩＫ従来装置による奥行例及び装置構
成例を示す。＃４２図においてｌは命令の奥行を制御す
るコントロールｌｉｇ（ＣＴＬ）、２は演算結果を保持
するステータス表示ｇ（８Ｔ８）、３及びｌは演算する
際二つの演算データＯ同期をとるラッチ−路５（ＬＴＨ
）、４はデータの算か論！ｌＩ演算を行う演算ＩＩＩ（
ムＬＵ）、Ｓ＃ｉ処鵬の奥行ｔｍ＊する命令群及びデー
タを格納するメモリ部（ＭＩＭ）、ＩＩはメそダ部５に
内蔵された命令、デー／ｌ傭−へｌｌｉ送する顛に用い
るパス部、７は演算１１４からの出力、即ち演算後のデ
ータをメモリ１ｌｌｌｋｌｌｉ送する除用ｉるバス部で
ある。以下両図１をＭ＋／％て動作をＷｌｌ明する。コ
ントロール部ｌはメモリａｍから比較命令（減算）ｔ−
読出すと、その命令に襠ｊｉ！畜れた演算データム（被
比較データ）、Ｂ（比較データ）Ｏアドレスを知る。次
にこれら演算データＡ及びＢＹｔメモリＩｔ５からその
アドレス會基に時分割的に読出しそれぞれラッチ部３及
び８’に設定する。演算部４てはラッテＳＳのデータＡ
からラッチ部３ＩＯデータを減算し、その結果をメモリ
＊ＳのデータＡが格納されていえアドレスに書込み沈着
命令を終了する。この際ステータス表示部２は演算結果
が零であるか否かを判定し、その結果を内部の回路で保
持する。
した条Ｐｐを満足するか否かの判定を、■比較する演算
命令の奥行、■その比較結果によって飛先を変える条件
付ジャンプ命令の実行によシｌ！總していた。ｌｌ５ｌ
Ｉ！ｌ及び嬉！ＩＩＫ従来装置による奥行例及び装置構
成例を示す。＃４２図においてｌは命令の奥行を制御す
るコントロールｌｉｇ（ＣＴＬ）、２は演算結果を保持
するステータス表示ｇ（８Ｔ８）、３及びｌは演算する
際二つの演算データＯ同期をとるラッチ−路５（ＬＴＨ
）、４はデータの算か論！ｌＩ演算を行う演算ＩＩＩ（
ムＬＵ）、Ｓ＃ｉ処鵬の奥行ｔｍ＊する命令群及びデー
タを格納するメモリ部（ＭＩＭ）、ＩＩはメそダ部５に
内蔵された命令、デー／ｌ傭−へｌｌｉ送する顛に用い
るパス部、７は演算１１４からの出力、即ち演算後のデ
ータをメモリ１ｌｌｌｋｌｌｉ送する除用ｉるバス部で
ある。以下両図１をＭ＋／％て動作をＷｌｌ明する。コ
ントロール部ｌはメモリａｍから比較命令（減算）ｔ−
読出すと、その命令に襠ｊｉ！畜れた演算データム（被
比較データ）、Ｂ（比較データ）Ｏアドレスを知る。次
にこれら演算データＡ及びＢＹｔメモリＩｔ５からその
アドレス會基に時分割的に読出しそれぞれラッチ部３及
び８’に設定する。演算部４てはラッテＳＳのデータＡ
からラッチ部３ＩＯデータを減算し、その結果をメモリ
＊ＳのデータＡが格納されていえアドレスに書込み沈着
命令を終了する。この際ステータス表示部２は演算結果
が零であるか否かを判定し、その結果を内部の回路で保
持する。
次にコントロールｓ！−はメモり部６から条ｆＩＰ付ジ
ャンプ命令を読出し、そ０条外付ジャンプ命令の指示、
即ち演算結果が零であつ良か否かをステータス表示１１
１１２の保持結果で知〕、零である場合には条件付ジャ
ンプ命令内で指定され九アドレスの命令を、零てない場
合Ｋ１−１その条件付ジャンプ命令の次アドレＪＯ命令
を奥行して条件ジャンプ命令を終了する。
ャンプ命令を読出し、そ０条外付ジャンプ命令の指示、
即ち演算結果が零であつ良か否かをステータス表示１１
１１２の保持結果で知〕、零である場合には条件付ジャ
ンプ命令内で指定され九アドレスの命令を、零てない場
合Ｋ１−１その条件付ジャンプ命令の次アドレＪＯ命令
を奥行して条件ジャンプ命令を終了する。
以上のようにメモり上ＯＴｏるデータが指定され九条件
を構足するか否かＯ判定は従来にお―ては比較演算命令
及び条件付ジャンプ命令の組合せで行われてｉた。この
ためこのような条件利足が多い処理装置では錫層時間が
長＜′＆ｎ、あるいは命令を噛納するメモＩＪ Ｏ容量
が多くなるといつ九欠点があった。
を構足するか否かＯ判定は従来にお―ては比較演算命令
及び条件付ジャンプ命令の組合せで行われてｉた。この
ためこのような条件利足が多い処理装置では錫層時間が
長＜′＆ｎ、あるいは命令を噛納するメモＩＪ Ｏ容量
が多くなるといつ九欠点があった。
この発ｖ４はこれらの欠点を除去するため、上記ｏｉｓ
層を！命令で奥行させるようにしたもので、以下ＥＮＫ
ついて詳細ＫｔＪｌ明する。
層を！命令で奥行させるようにしたもので、以下ＥＮＫ
ついて詳細ＫｔＪｌ明する。
第３ｍは命令０例を示し、（ａ）は従来の命令例、―）
はこＯ発明を実行するＯＫ必豪な条件判定命令例である
。１中ＯＰは命令コード、ＭＯＤｇＦｉ命令Ｏｎ＃ｌｌ
り１１作を指定する制御コード、８は演算時に用−る読
出し専Ｎｏ被演算データアドレス、Ｄは演算時ＫＭｖｈ
る被演算データアドレス及び演算４＃釆Ｏ格納アドレス
、Ｊは飛越光の摺足アドレス、Ｐ８は判定＃Ｒ件（極性
０／１ ）を指定するフード、Ｃ８は判定デーｌ０ＩＩ
を指定するコードである。
はこＯ発明を実行するＯＫ必豪な条件判定命令例である
。１中ＯＰは命令コード、ＭＯＤｇＦｉ命令Ｏｎ＃ｌｌ
り１１作を指定する制御コード、８は演算時に用−る読
出し専Ｎｏ被演算データアドレス、Ｄは演算時ＫＭｖｈ
る被演算データアドレス及び演算４＃釆Ｏ格納アドレス
、Ｊは飛越光の摺足アドレス、Ｐ８は判定＃Ｒ件（極性
０／１ ）を指定するフード、Ｃ８は判定デーｌ０ＩＩ
を指定するコードである。
第４図はｓａｇｅ）の命令を用ｉて条件利足する処埴例
を模式的に示しえものである。９５図はとの脅−の実織
例を示し、１〜７は＃！２図のそれらとＩｊＩＩｌｏ％
ので６１ ８はセレクタであって、ラッテｌｌ８０出力
ビツト線のうちコントロール部ｌで指定された部分Ｏビ
ット曽のデータのみをコントロールＩｌｌ Ｋ４１える
。
を模式的に示しえものである。９５図はとの脅−の実織
例を示し、１〜７は＃！２図のそれらとＩｊＩＩｌｏ％
ので６１ ８はセレクタであって、ラッテｌｌ８０出力
ビツト線のうちコントロール部ｌで指定された部分Ｏビ
ット曽のデータのみをコントロールＩｌｌ Ｋ４１える
。
以下第３図−）乃至第５図について詳説する。
コントルールＩＩＩＩは実行する命令をメモリ部Ｓから
読出し、命令のＯＦ、＠Ｃ）命令コードを解析する。こ
の解析の結果ｔの命令が条件判定命令である場合は＝ン
ト嘗−身部１はその命令中の８１１で指定するアドレス
Ｕの内ｒｔ読出し、ラッチ部１に設定する。次にフント
ロール部１はセレクタ８に命令のｃｓｉｗｏａｔ足に従
う論理でラッチ部ＩＯ出力ビット線のうち１本のみ、第
４１ＥｌＯ例ではＣ一部の指定コードが０１１であるか
ら８桁目のみをａ択す１゜コントロールＩｌｌではその
信号と命令のＰ８１ｇとを比較し一致すれば命令中のＪ
ＩＩＩＰＩＯアドレスＶを、不−散であればこの条件
判定命令の次アドレスＭ＋１を＝ントロール部１部内の
奥行命令アドレスｆｔｇＫ設足する。
読出し、命令のＯＦ、＠Ｃ）命令コードを解析する。こ
の解析の結果ｔの命令が条件判定命令である場合は＝ン
ト嘗−身部１はその命令中の８１１で指定するアドレス
Ｕの内ｒｔ読出し、ラッチ部１に設定する。次にフント
ロール部１はセレクタ８に命令のｃｓｉｗｏａｔ足に従
う論理でラッチ部ＩＯ出力ビット線のうち１本のみ、第
４１ＥｌＯ例ではＣ一部の指定コードが０１１であるか
ら８桁目のみをａ択す１゜コントロールＩｌｌではその
信号と命令のＰ８１ｇとを比較し一致すれば命令中のＪ
ＩＩＩＰＩＯアドレスＶを、不−散であればこの条件
判定命令の次アドレスＭ＋１を＝ントロール部１部内の
奥行命令アドレスｆｔｇＫ設足する。
ＪＩＩＩ６図はバス−のデータ幅ｔ８ビットとしたと１
１１１ｔｉＷＪＫおけるコントロール部ｌ、ラッチ部８
、セレクタ８をＨ１ｌｌ／ＡＫ示したもＯ″ｅＴｏる。
１１１ｔｉＷＪＫおけるコントロール部ｌ、ラッチ部８
、セレクタ８をＨ１ｌｌ／ＡＫ示したもＯ″ｅＴｏる。
コントロール部ｌについてはこの発明に関連する部分の
みＫとどめている。ラッチ回路３は８＠（ＤＤｌｇ）苧
ツプア璽ツブ３□〜３−からなクセしクタ８はラッチ回
路８０８つの出力とデコーダ１−１ｔ）８つＯ出力とＯ
対応するものがそれぞれ入力されるＮＡＮＤ８□〜８．
とこれらの出力が入力されるＮ＾−ＮＤＩｌｌｌｌｌｍ
とからなる。デーーダ回路１−１はエンニードされてｉ
るＣ８コード（桁指足情報）を１部ｍ指ν情報にデーー
ドして出力する。メモ９部Ｓから読めされた実行命令は
レジスター路ｌ−２に一時蓄積され、そのＰ８郁で指？
され九極性情報は七しＩり８の出力と排他的ＮＯＲ回路
！−３で比較される。ζＯＩ回路１−８の出力及びイン
バータ１−４でＫｆｌｉｒされた出力はセレクタ回路１
−８Ｋ入力され、釧路１−３で判定された条件を基に命
令部ｏＪ舊、即ち条件成立時の飛先メモリアドレスある
ｉはこの命令が格納されたメモリアドレスの次Ｏアドレ
スが選択される。セレクタ１路１−５で選択された次の
実行命令のメモリアドレス拡しジスタ麹路１−６に蓄積
される。奥行中の命令アドレスは加算囲路１−７で１が
加えられ次アドレスとされてセレクタ回路１−５に入力
される。
みＫとどめている。ラッチ回路３は８＠（ＤＤｌｇ）苧
ツプア璽ツブ３□〜３−からなクセしクタ８はラッチ回
路８０８つの出力とデコーダ１−１ｔ）８つＯ出力とＯ
対応するものがそれぞれ入力されるＮＡＮＤ８□〜８．
とこれらの出力が入力されるＮ＾−ＮＤＩｌｌｌｌｌｍ
とからなる。デーーダ回路１−１はエンニードされてｉ
るＣ８コード（桁指足情報）を１部ｍ指ν情報にデーー
ドして出力する。メモ９部Ｓから読めされた実行命令は
レジスター路ｌ−２に一時蓄積され、そのＰ８郁で指？
され九極性情報は七しＩり８の出力と排他的ＮＯＲ回路
！−３で比較される。ζＯＩ回路１−８の出力及びイン
バータ１−４でＫｆｌｉｒされた出力はセレクタ回路１
−８Ｋ入力され、釧路１−３で判定された条件を基に命
令部ｏＪ舊、即ち条件成立時の飛先メモリアドレスある
ｉはこの命令が格納されたメモリアドレスの次Ｏアドレ
スが選択される。セレクタ１路１−５で選択された次の
実行命令のメモリアドレス拡しジスタ麹路１−６に蓄積
される。奥行中の命令アドレスは加算囲路１−７で１が
加えられ次アドレスとされてセレクタ回路１−５に入力
される。
命令中０８部でアドレス指定されたデータはメモリ部６
から読出されバス６を経由してラッチ回路３へ設定され
る。デコーｆｉ１路１−１ではその命令のＣＳ＊で指定
された桁情報を１／ｎ指定情＠ＫＩＬ＋換する。セレク
タ８では仁の１／ｎＪＩ？の桁情報からツツチａ賂３に
設定され九Ｂピッ）０データのうち１ビツトだけを選択
し、秦件−歓判定回路１−３０片方の入力として出力す
る０条件−敷４Ｉ！１足回＄３１−８０他方入力はレジ
スタ回路１−１０命令中の？８１１から供給される。条
件−散判定回路１−３では一！ｋＯ時は１ｔ、不−散の
時はＯｔ比出力そＯ結果をセレクタ回路１−５に供給す
る。４レクタ回路１−Ｉｓで轢条件−散判定回路１−８
の出力を基にレジスメ馴路１−３内の命令のＪｌｌＯ内
容ある％Ａは次アドレス作成−路１−７０出力を選択す
る０条件−歓待には条件’Ｆｌ１足−紋（ロ）路１−３
０出力は１であり、壕九インバータ藺路１−４０出力Ｆ
ｉｏであるため＋レタメ回路ｌ−８は命令０ＪＩＩＯア
ドレスを選択し、これを奥行命令アドレス保持゛回路１
−８に設定する。条件不一致時にはセレクタ回路１−５
は次アドレス作ｒｉｔ回ｊｌｌｌ−４４０出力を選択し
これを実行命令アドレス保持回路１−６に設定する。
から読出されバス６を経由してラッチ回路３へ設定され
る。デコーｆｉ１路１−１ではその命令のＣＳ＊で指定
された桁情報を１／ｎ指定情＠ＫＩＬ＋換する。セレク
タ８では仁の１／ｎＪＩ？の桁情報からツツチａ賂３に
設定され九Ｂピッ）０データのうち１ビツトだけを選択
し、秦件−歓判定回路１−３０片方の入力として出力す
る０条件−敷４Ｉ！１足回＄３１−８０他方入力はレジ
スタ回路１−１０命令中の？８１１から供給される。条
件−散判定回路１−３では一！ｋＯ時は１ｔ、不−散の
時はＯｔ比出力そＯ結果をセレクタ回路１−５に供給す
る。４レクタ回路１−Ｉｓで轢条件−散判定回路１−８
の出力を基にレジスメ馴路１−３内の命令のＪｌｌＯ内
容ある％Ａは次アドレス作成−路１−７０出力を選択す
る０条件−歓待には条件’Ｆｌ１足−紋（ロ）路１−３
０出力は１であり、壕九インバータ藺路１−４０出力Ｆ
ｉｏであるため＋レタメ回路ｌ−８は命令０ＪＩＩＯア
ドレスを選択し、これを奥行命令アドレス保持゛回路１
−８に設定する。条件不一致時にはセレクタ回路１−５
は次アドレス作ｒｉｔ回ｊｌｌｌ−４４０出力を選択し
これを実行命令アドレス保持回路１−６に設定する。
以上のこの発明の１１１總例はメモリ部５上のめるビッ
トに注鑓し大条件利足装置の例であるが、これだけに止
どまらず複数ビットの条件判定装置についても容易に拡
張できる。
トに注鑓し大条件利足装置の例であるが、これだけに止
どまらず複数ビットの条件判定装置についても容易に拡
張できる。
以上説明したようにこの＠明によれば簡単な回路の付加
によｐ−命令で東件利足ができる丸め、金物量の増加を
抑えなから処理能力ＯｐＪ上−プロダラムの簡単化、メ
峰り容量のＭ滅に効果がめる。
によｐ−命令で東件利足ができる丸め、金物量の増加を
抑えなから処理能力ＯｐＪ上−プロダラムの簡単化、メ
峰り容量のＭ滅に効果がめる。
４ １１１１Ｏ１ｉ革な説明
１１１図は従来Ｏ条件判定装置の実行手順を示す図、第
２図は従来俟置Ｏ齢皺構成を示すプｐツク図、ｗｃｓＩ
Ｉｌｌは従来装置及びこの発ｖ４ＯｉＪ！總例に用いら
れる命令体系例を示す図、絽４図はこの発明の実糟例の
動作を模式的に示す図、第５図はこの＊Ｎ０１１権例の
装置構成を示すブロック図、第６−は第ｉｌｌ〇−謳の
詳細例を示す論理回路図である。
２図は従来俟置Ｏ齢皺構成を示すプｐツク図、ｗｃｓＩ
Ｉｌｌは従来装置及びこの発ｖ４ＯｉＪ！總例に用いら
れる命令体系例を示す図、絽４図はこの発明の実糟例の
動作を模式的に示す図、第５図はこの＊Ｎ０１１権例の
装置構成を示すブロック図、第６−は第ｉｌｌ〇−謳の
詳細例を示す論理回路図である。
ｌニー３ントロール部、２：ステータス表示部、３．３
１：ラッチ回路部、４：演ＩＩＬ部、５：メモリ部、６
．７：バス、８：セレクタ。
１：ラッチ回路部、４：演ＩＩＬ部、５：メモリ部、６
．７：バス、８：セレクタ。
特許出願人 日本電信電話公社
代理人 草野 卓
Claims (1)
- α）メモダｓＫＥ憶されているプログラムで制御される
ディジタルデータ感層装置Ｋお−て、プーグツムの奥行
を逐次性わせる実行手段と、その奥行手段中の命令によ
〕指定され、上記メモリ部から読出し九デーメと前記命
令で指定され九条坪との一致を検出する手段と、その−
歇が検出された巖にプログラムの奥行を分岐させるため
のアドレスを上ｌｌｅ奥行手段の命令中から得る手段と
から威り、上記の一致検出及び分岐アドレスの設定を一
命令で奥行てきるようにした条件判定処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13641281A JPS5837746A (ja) | 1981-08-31 | 1981-08-31 | 条件判定処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13641281A JPS5837746A (ja) | 1981-08-31 | 1981-08-31 | 条件判定処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5837746A true JPS5837746A (ja) | 1983-03-05 |
Family
ID=15174552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13641281A Pending JPS5837746A (ja) | 1981-08-31 | 1981-08-31 | 条件判定処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5837746A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6014338A (ja) * | 1983-06-30 | 1985-01-24 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 計算機システムにおける分岐機構 |
| EP2661658A1 (en) * | 2011-01-03 | 2013-11-13 | Freescale Semiconductor, Inc. Are | Integrated circuit device and method for performing conditional negation of data |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5036337A (ja) * | 1973-06-22 | 1975-04-05 | ||
| JPS5588140A (en) * | 1978-12-27 | 1980-07-03 | Hitachi Ltd | Address branch system of microprogram controller |
-
1981
- 1981-08-31 JP JP13641281A patent/JPS5837746A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5036337A (ja) * | 1973-06-22 | 1975-04-05 | ||
| JPS5588140A (en) * | 1978-12-27 | 1980-07-03 | Hitachi Ltd | Address branch system of microprogram controller |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6014338A (ja) * | 1983-06-30 | 1985-01-24 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 計算機システムにおける分岐機構 |
| EP2661658A1 (en) * | 2011-01-03 | 2013-11-13 | Freescale Semiconductor, Inc. Are | Integrated circuit device and method for performing conditional negation of data |
| EP2661658A4 (en) * | 2011-01-03 | 2014-07-23 | Freescale Semiconductor Inc | INTEGRATED CIRCUIT DEVICE AND METHOD FOR PERFORMING CONDITIONAL NEGOTIATION OF DATA |
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