JPS5837721B2 - 電流増幅装置 - Google Patents
電流増幅装置Info
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- JPS5837721B2 JPS5837721B2 JP49088081A JP8808174A JPS5837721B2 JP S5837721 B2 JPS5837721 B2 JP S5837721B2 JP 49088081 A JP49088081 A JP 49088081A JP 8808174 A JP8808174 A JP 8808174A JP S5837721 B2 JPS5837721 B2 JP S5837721B2
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- Japan
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- transistor
- emitter
- resistor
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Description
【発明の詳細な説明】
本発明は電流増幅装置に関し、特にある値以下の入力電
流に対して電流増幅率を低減させた電流増幅装置を対象
とする。
流に対して電流増幅率を低減させた電流増幅装置を対象
とする。
トランジスタによって構成された高利得電流増幅回路に
おいて、増幅トランジスタのベースへリーク電流等の信
号電流以外の微小電流が流れ込んだ場合、これが増幅さ
れ、その結果回路に誤動作を生じる恐れがある。
おいて、増幅トランジスタのベースへリーク電流等の信
号電流以外の微小電流が流れ込んだ場合、これが増幅さ
れ、その結果回路に誤動作を生じる恐れがある。
上記リーク電流等を防止することは構造的に困難である
ため、増幅トランジスタのベース・エミツタ間に、上記
リーク電流等を流し込むための抵抗を接続する回路的手
段によって上記誤動作を防止することが公知である。
ため、増幅トランジスタのベース・エミツタ間に、上記
リーク電流等を流し込むための抵抗を接続する回路的手
段によって上記誤動作を防止することが公知である。
電流増幅装置における小入力信号での利得を確保し、か
つ、上記リーク電流等による回路の誤動作等の悪影響を
除くために上記の抵抗を、例えばリーク電流等の値を１
００ｎＡ程度とすると、数ＭΩの抵抗値を大きくしな
ければならなくなってくる。
つ、上記リーク電流等による回路の誤動作等の悪影響を
除くために上記の抵抗を、例えばリーク電流等の値を１
００ｎＡ程度とすると、数ＭΩの抵抗値を大きくしな
ければならなくなってくる。
しかしながら上記のように高抵抗を使用する電流増幅装
置を半導体集積回路に構成する場合においては、上記高
抵抗を半導体集積回路内に形成することが製造技術的に
困難なこと、又は占有面積が増大すること等の問題を生
じてくる。
置を半導体集積回路に構成する場合においては、上記高
抵抗を半導体集積回路内に形成することが製造技術的に
困難なこと、又は占有面積が増大すること等の問題を生
じてくる。
本発明は上記問題を解決するためなされたもので、その
目的とするところは、ある値以下の入力電流に対して電
流増幅率を低減させた電流増幅装置を提供することにあ
る。
目的とするところは、ある値以下の入力電流に対して電
流増幅率を低減させた電流増幅装置を提供することにあ
る。
上記目的を達成するための本発明の基本的構成は、トラ
ンジスタのベース電極、エミツタ電極及びコレクタ電極
がそれぞれ結合される第１、第２・及び第３の回路点と
、上記トランジスタのベースエミツタ接合と同一方向の
ｐｎ接合を有する半導体素子と、上記半導体素子のｐｎ
接合と直列接経された状態で上記第１回路点と上記第２
回路点との間に接続された抵抗とを備え上記第１回路点
に入力電流を供給することによって上記第２、第３回路
点間に出力電流を得るようにしてなる電流増幅装置であ
って、上記入力電流が比較的大きい値であるときは上記
入力電流を実質的に上記トランジスタのベースに流すよ
うに上記抵抗が比較的高抵抗にされ、かつ上記入力電流
が微小値であるときは上記人力電流を実質的に上記半導
体素子と上記抵抗との直列系路に流すように上記半導体
素子のｐｎ接合の面積と上記トランジスタのエミツタ面
積との比が設定されてなることを特徴とする。
ンジスタのベース電極、エミツタ電極及びコレクタ電極
がそれぞれ結合される第１、第２・及び第３の回路点と
、上記トランジスタのベースエミツタ接合と同一方向の
ｐｎ接合を有する半導体素子と、上記半導体素子のｐｎ
接合と直列接経された状態で上記第１回路点と上記第２
回路点との間に接続された抵抗とを備え上記第１回路点
に入力電流を供給することによって上記第２、第３回路
点間に出力電流を得るようにしてなる電流増幅装置であ
って、上記入力電流が比較的大きい値であるときは上記
入力電流を実質的に上記トランジスタのベースに流すよ
うに上記抵抗が比較的高抵抗にされ、かつ上記入力電流
が微小値であるときは上記人力電流を実質的に上記半導
体素子と上記抵抗との直列系路に流すように上記半導体
素子のｐｎ接合の面積と上記トランジスタのエミツタ面
積との比が設定されてなることを特徴とする。
以下、実施例にそって図面を参照し、本発明を具体的に
説明する。
説明する。
第１図は本発明の一実施例を示す回路図である同図に示
すように、第一、第二及び第三の回路点Ｂ Ｔ ，Ｅ
ｒ及びＣＴに夫々接続されたベース電極、エミツタ電極
及びコレクタ電極を有するトランジスタＱ１の上記第一
及び第二の回路点ＢＴ−ＥＴ間に、上記トランジスタＱ
１のベース・エミッタ接合と同一方向の極性にあるｐｎ
接合を有する半導体装置、すなわちこの実施例にあって
はダイオード接続されたトランジスタＱ２と調整抵抗Ｒ
の直列回路を接続する。
すように、第一、第二及び第三の回路点Ｂ Ｔ ，Ｅ
ｒ及びＣＴに夫々接続されたベース電極、エミツタ電極
及びコレクタ電極を有するトランジスタＱ１の上記第一
及び第二の回路点ＢＴ−ＥＴ間に、上記トランジスタＱ
１のベース・エミッタ接合と同一方向の極性にあるｐｎ
接合を有する半導体装置、すなわちこの実施例にあって
はダイオード接続されたトランジスタＱ２と調整抵抗Ｒ
の直列回路を接続する。
上記調整抵抗Ｈの値は、所定の値以下の微小電流が供給
されたときのダイオード接続されたトランジスタＱ２の
ベース・エミツタ間電圧ｖｎＥ２と抵抗Ｒにおける電圧
降下との和すなわち回路点ＢＴとＥＴとの間に与えられ
る電位差を、トランジスタＱ１の実質的なしきい値電圧
（通常のトランジスタにおいては約０． ７ Ｖ ）以
下の値、すなわち上記微小電流が供給されたときの上記
直列回路の電位差を上記トランジスタＱ１にベース電流
が実質的に流れない値にし、しかも可能な範囲において
大きな値とする。
されたときのダイオード接続されたトランジスタＱ２の
ベース・エミツタ間電圧ｖｎＥ２と抵抗Ｒにおける電圧
降下との和すなわち回路点ＢＴとＥＴとの間に与えられ
る電位差を、トランジスタＱ１の実質的なしきい値電圧
（通常のトランジスタにおいては約０． ７ Ｖ ）以
下の値、すなわち上記微小電流が供給されたときの上記
直列回路の電位差を上記トランジスタＱ１にベース電流
が実質的に流れない値にし、しかも可能な範囲において
大きな値とする。
例えは、上記微小電流を１００ｎＡとすると、抵抗Ｒの
値はＩＯＯＫΩ程度に認定される。
値はＩＯＯＫΩ程度に認定される。
ところで、トランジスタのベース・エミッタ間電圧ＶＢ
Ｅとエミツタ電流■Ｅとの関係は、特公昭４６−８００
８号公報等からも周知のように次式（１）のようになる
。
Ｅとエミツタ電流■Ｅとの関係は、特公昭４６−８００
８号公報等からも周知のように次式（１）のようになる
。
？しＫはポルツマン定数、Ｔは絶対温度、ｑは電子電荷
量、ＡＥはトランジスタのエミッタ面積に比例する電流
係数である。
量、ＡＥはトランジスタのエミッタ面積に比例する電流
係数である。
第１図の構成においては、トランジスタＱのベース・エ
ミツタ間電圧をＶＢＥｔ、トランジスタＱ２ノヘース・
エミツタ間電圧をＶＢＥ２、エミッタ電流をＩＢ２とす
ると、キルヒホッフの法則により次式が成立する。
ミツタ間電圧をＶＢＥｔ、トランジスタＱ２ノヘース・
エミツタ間電圧をＶＢＥ２、エミッタ電流をＩＢ２とす
ると、キルヒホッフの法則により次式が成立する。
？しＩＢ１＋ ＩＥ．２はそれぞれトランジスタＱ１
、Ｑ２のエミツタ電流であり、ＡＥＩ ＋ ＡＥ２はそ
れぞれトランジスタＱ１，Ｑ２の電流係数である。
、Ｑ２のエミツタ電流であり、ＡＥＩ ＋ ＡＥ２はそ
れぞれトランジスタＱ１，Ｑ２の電流係数である。
式（３）はトランシスタＱｌ Ｑ２のエミッタ面積比（
ＡＥ２／Ａ’Ｅ． ）と電流比（ＩＢ１／ＩＥ２）と
抵抗Ｒに生ずる電圧降下との関係を示している。
ＡＥ２／Ａ’Ｅ． ）と電流比（ＩＢ１／ＩＥ２）と
抵抗Ｒに生ずる電圧降下との関係を示している。
一方のトランジスタＱ１，Ｑ２のエミッタ電流ＩＥＩ
ｙ ＩＢ２とベース・エミッタ間電圧ｖＢＢ１，ＶＢＥ
２との関係は、次式で与えられる。
ｙ ＩＢ２とベース・エミッタ間電圧ｖＢＢ１，ＶＢＥ
２との関係は、次式で与えられる。
従って、上記（４）式および（５）式を用いて、トラン
ジスタＱ１，Ｑ２のエミツタ面積比（ ＡＢ２／ＡＢＩ
）は次のように求められる。
ジスタＱ１，Ｑ２のエミツタ面積比（ ＡＢ２／ＡＢＩ
）は次のように求められる。
本実施例においては、入力電流が微小値であるときは、
この微小入力電流を実質的にダイオード接続トランジス
タＱ２と抵抗Ｒとの直列系路に流すようにダイオード接
続トランジスタＱ２のエミツタ面積ＡＥ２とトランジス
タＱ１のエミツタ面積ＡＥ１との比は下記のように比較
的小さな値に設定されている。
この微小入力電流を実質的にダイオード接続トランジス
タＱ２と抵抗Ｒとの直列系路に流すようにダイオード接
続トランジスタＱ２のエミツタ面積ＡＥ２とトランジス
タＱ１のエミツタ面積ＡＥ１との比は下記のように比較
的小さな値に設定されている。
すなわち、上記微小電流１ ０ ０ ｎＡにおけるダイ
オード接続されたトランジスタＱ２のベース・エミツタ
間電圧は、所定のエミッタ面積ＡＥ２を有するダイオー
ド接続トランジスタＱ２の■■特性より０．４９Ｖ程度
となる。
オード接続されたトランジスタＱ２のベース・エミツタ
間電圧は、所定のエミッタ面積ＡＥ２を有するダイオー
ド接続トランジスタＱ２の■■特性より０．４９Ｖ程度
となる。
またＩＯＯＫΩの抵抗Ｒにおける電圧降下は０．０１Ｖ
となる。
となる。
したがって増幅トランジスタＱ０のベース・エミツタ間
電圧が０．５Ｖとなり、このとき所定のエミツタ面積Ａ
Ｅ１を有するトランジスタＱ１のエミツタ電流は、その
Ｉ Ｂ − Ｖ ＢＥ特性より、例えば約１ ０ ０
ｎＡとなる。
電圧が０．５Ｖとなり、このとき所定のエミツタ面積Ａ
Ｅ１を有するトランジスタＱ１のエミツタ電流は、その
Ｉ Ｂ − Ｖ ＢＥ特性より、例えば約１ ０ ０
ｎＡとなる。
このときトランジスタＱ１ の電流増幅率ｈＦＥを１０
０とすると、そのベースに流れ込む電流は１ｎＡ程度と
なる。
０とすると、そのベースに流れ込む電流は１ｎＡ程度と
なる。
すなわち、トランジスタＱＩのベース・エミツタ間電圧
０．５■においてほとんどの微小電流はトランジスタＱ
２と抵抗Ｒの直列回路に流れ込むことになる。
０．５■においてほとんどの微小電流はトランジスタＱ
２と抵抗Ｒの直列回路に流れ込むことになる。
すなわち、この場合ＩＥ１＝ＩＢ２＝１ ００ｎＡ，Ｖ
ＢＥ１＝０．５Ｖ，ＶＢＥ２＝０．４９Ｖとなり、室温
に於いてはＫＴ／ｑ＝０．２６ｍＶ−０．ｏ ２ ６Ｖ
となるため、上記（６）式よりトランジスタＱｌ ，Ｑ
２のエミツタ面積比（ＡＥ２／ＡＥ，）が下記のような
比較的小さな値に設定されている。
ＢＥ１＝０．５Ｖ，ＶＢＥ２＝０．４９Ｖとなり、室温
に於いてはＫＴ／ｑ＝０．２６ｍＶ−０．ｏ ２ ６Ｖ
となるため、上記（６）式よりトランジスタＱｌ ，Ｑ
２のエミツタ面積比（ＡＥ２／ＡＥ，）が下記のような
比較的小さな値に設定されている。
？１．４６９ 士； ｌ．５
・・・・・・（ｌノＲ＝１
００ＫΩ，ＡＥ２／ＡＥ１宗１． ５ ， Ｋ−Ｔ／ｑ
Ｏ．０２６Ｖを上記（３）式に代入すると、本実施例に
おいては上記（３）式より次の一般式が得られる。
・・・・・・（ｌノＲ＝１
００ＫΩ，ＡＥ２／ＡＥ１宗１． ５ ， Ｋ−Ｔ／ｑ
Ｏ．０２６Ｖを上記（３）式に代入すると、本実施例に
おいては上記（３）式より次の一般式が得られる。
。
．。２６（，。匹エ，。迎）一。。ＸＩＯ・■Ｅ２ＡＥ
１ 上記一般式（８）の成立する第１図の実施例にお０゛て
、トランジスタＱ２のエミツタ電流■Ｅ２がＩＯＣｎＡ
，０．５μＡ，１μＡ，２μＡの各場合におけるダイオ
ード接続トランジスタＱ１のエミッタ電流ＩＢ，は次の
ようになる。
１ 上記一般式（８）の成立する第１図の実施例にお０゛て
、トランジスタＱ２のエミツタ電流■Ｅ２がＩＯＣｎＡ
，０．５μＡ，１μＡ，２μＡの各場合におけるダイオ
ード接続トランジスタＱ１のエミッタ電流ＩＢ，は次の
ようになる。
次に第１図の実施例において、回路点Ｂｒに流入する入
力電流をＩＢＴ、回路点Ｃｒに流れる出力電流をＩＯＴ
とすれば、第１図の電流増幅装置の見かけ上の電流増幅
率ｈＦＥ’は次のように定義される。
力電流をＩＢＴ、回路点Ｃｒに流れる出力電流をＩＯＴ
とすれば、第１図の電流増幅装置の見かけ上の電流増幅
率ｈＦＥ’は次のように定義される。
一方、トランジスタＱ１自身のエミッタ接地電流増幅率
をｈＦＥとすれば、そのベース電流ＩＢ，はＩＢｕ＝Ｉ
Ｅ１／（ ｈｐｏ＋１ ）で与えられ、回路接続点ＣＴ
に流れる出力電流ＩＯＴとしてのそのコレクタ電流Ｉ０
１はＩＯＩ−ｈｙＢ Ｘ ＩＢ１で与えられ、回路点Ｂ
Ｔに流入する入力電流ＩＢＴは＝ＩＢ２＋ＩＢ，で与え
られる。
をｈＦＥとすれば、そのベース電流ＩＢ，はＩＢｕ＝Ｉ
Ｅ１／（ ｈｐｏ＋１ ）で与えられ、回路接続点ＣＴ
に流れる出力電流ＩＯＴとしてのそのコレクタ電流Ｉ０
１はＩＯＩ−ｈｙＢ Ｘ ＩＢ１で与えられ、回路点Ｂ
Ｔに流入する入力電流ＩＢＴは＝ＩＢ２＋ＩＢ，で与え
られる。
従って、上記（９）式は下記のように変形されることが
できる。
できる。
従って、トランジスタＱ１自身のエミツタ接地電流増幅
率ｈＦＥの値が１００であり、上記トランジスタＱ１の
エミツタ電流ＩＥ，が上記（１）乃至（４）のように変
化した場合の、各パラメータは下表の如くなる。
率ｈＦＥの値が１００であり、上記トランジスタＱ１の
エミツタ電流ＩＥ，が上記（１）乃至（４）のように変
化した場合の、各パラメータは下表の如くなる。
以上のように、上記（１）の場合のように微小電流領域
においては見かけ上の電流増幅率ｈＦＥ ’も非常に小
さく入力電流ＩＢＴの大部分はダイオード接地トランジ
スタＱ２のエミツタ電流ＩＥ２となるが、上記（４）の
場合のように大電流領域においては見かけ上の電流増幅
率ｈＦＢ’も非常に大きくなり入力電流ＩＢＴの大部分
はトランジスタＱ１のペース電流ＩＢ１となる。
においては見かけ上の電流増幅率ｈＦＥ ’も非常に小
さく入力電流ＩＢＴの大部分はダイオード接地トランジ
スタＱ２のエミツタ電流ＩＥ２となるが、上記（４）の
場合のように大電流領域においては見かけ上の電流増幅
率ｈＦＢ’も非常に大きくなり入力電流ＩＢＴの大部分
はトランジスタＱ１のペース電流ＩＢ１となる。
以上の説明から明らかなように、微小入力電流において
はこの微小入力電流のほとんどはトランジスと抵抗Ｒと
の直列径路に流入するためトランジスタＱ１の電流増幅
率ｈＦＥが１００であったとしても見かけ上の電流増幅
率ｈｐＥ’は非常に小さな値となり、大入力電流におい
ては抵抗Ｒが比較的高抵抗であることによりこの犬入力
電流のほとんどはトランジスタＱ２と抵抗Ｒとの直列径
路に流入することなくトランジスタＱ，のベースに流入
するようになるため見かけ上の電流増幅率ｈＦＥ〆はト
ランジスタＱ１自身のエミツタ接地電流増幅率ｈＦＥと
ほぼ等しくなる。
はこの微小入力電流のほとんどはトランジスと抵抗Ｒと
の直列径路に流入するためトランジスタＱ１の電流増幅
率ｈＦＥが１００であったとしても見かけ上の電流増幅
率ｈｐＥ’は非常に小さな値となり、大入力電流におい
ては抵抗Ｒが比較的高抵抗であることによりこの犬入力
電流のほとんどはトランジスタＱ２と抵抗Ｒとの直列径
路に流入することなくトランジスタＱ，のベースに流入
するようになるため見かけ上の電流増幅率ｈＦＥ〆はト
ランジスタＱ１自身のエミツタ接地電流増幅率ｈＦＥと
ほぼ等しくなる。
ここで、第４図において、増幅トランジスタＱ１のベー
ス・エミツタ間に上記トランジスと抵抗Ｒの直列回路を
設けた場合の回路点ＢＴから供給する電流ＩＢＴに対す
る電流増幅率ｈＦＥ’の変化を示す。
ス・エミツタ間に上記トランジスと抵抗Ｒの直列回路を
設けた場合の回路点ＢＴから供給する電流ＩＢＴに対す
る電流増幅率ｈＦＥ’の変化を示す。
なお、同図における電流増幅率ｈＦＥの変化は、上記直
列回路を設けない場合を示すものである。
列回路を設けない場合を示すものである。
第４図においては、トランジスタＱ１それ自体の電流増
幅率ｈＦＢは大電流領域において低下する。
幅率ｈＦＢは大電流領域において低下する。
そのため、見かけ上の電流増幅率ｈＦＥ ’もｈＦＥの
低下に応じて図示されているように低下する。
低下に応じて図示されているように低下する。
なお、同図における電流増幅率ｈＦＥの変化は、上記直
列回路を設けない場合を示すものである。
列回路を設けない場合を示すものである。
以上説明したような本発明に係る電流増幅装置は、微小
入力電流に対して極端に電流増幅率を低減させるもので
あるため、前記リーク電流等による誤動作を防止できる
。
入力電流に対して極端に電流増幅率を低減させるもので
あるため、前記リーク電流等による誤動作を防止できる
。
また、このために用いる抵抗の値はＩＯＯＫΩ程度であ
るため、半導体集積回路内に容易に形成できる。
るため、半導体集積回路内に容易に形成できる。
なお、本願出願人において、回路構成が同一の電流増幅
装置が特許出願されているが、この発明は、広い動作電
流範囲で電流増幅率ｈＦＥを一定にするためなされたも
のであり、抵抗の値は比較的小さな値となる。
装置が特許出願されているが、この発明は、広い動作電
流範囲で電流増幅率ｈＦＥを一定にするためなされたも
のであり、抵抗の値は比較的小さな値となる。
したがって、目的、構成及び効果において本発明と異な
るものである。
るものである。
本発明は、前記実施例に限定されず、抵抗Ｒはトランジ
スタＱ２のエミツタ側に設けてもよい。
スタＱ２のエミツタ側に設けてもよい。
また、第２図に示すように、トランジスタＱ２のコレク
タをトランジスタＱ１のベースに接続するものとしても
よいし、第３図に示すようにダーリントン接続により構
成するものとしてもよい。
タをトランジスタＱ１のベースに接続するものとしても
よいし、第３図に示すようにダーリントン接続により構
成するものとしてもよい。
この場合は、ダイオードはダーリントン接続されたトラ
ンジスタの数に対応して設けるものとする。
ンジスタの数に対応して設けるものとする。
したがって、第１図において、トランジスタＱ２に替え
ダイオードを利用するものであってもよい。
ダイオードを利用するものであってもよい。
本発明は、ある値以下の微小入力電流に対してその電流
増幅率を低減できる電流増幅装置として広く利用できる
。
増幅率を低減できる電流増幅装置として広く利用できる
。
第１図〜第３図はそれぞれ本発明の一例を示す回路図、
第４図はｈＦＥ − ＩＢＴ特性曲線図である。 Ｑ，− Ｑｓ ，Ｑ２・・・・・・トランジスタ、Ｄ１
，Ｄ２・・・・・・ダイオード、Ｒ・・・・・・抵抗。
第４図はｈＦＥ − ＩＢＴ特性曲線図である。 Ｑ，− Ｑｓ ，Ｑ２・・・・・・トランジスタ、Ｄ１
，Ｄ２・・・・・・ダイオード、Ｒ・・・・・・抵抗。
Claims (1)
- １ トランジスタのベース電極、エミツタ電極及びコレ
クタ電極がそれぞれ結合される第１、第２及び第３の回
路点と、上記トランジスタのベースーエミツタ接合と同
一方向のｐｎ接合を有する半導体素子と、上記半導体素
子のｐｎ接合と直列接続された状態で上記第１回路点と
上記第２回路点との間に接続された抵抗とを備え上記第
１回路点に入力電流を供給することによって上記第２、
第３回路点間に出力電流を得るようにしてなる電流増幅
装置であって、上記入力電流が比較的大きい値であると
きは上記入力電流を実質的に上記トランジスタのベース
に流すように上記抵抗が比較的高抵抗にされ、かつ上記
入力電流が微小値であるときは上記入力電流を実質的に
上記半導体素子と上記抵抗との直列系路に流すように上
記半導体素子のｐｎ接合の面積と上記トランジスタのエ
ミツタ面積との比が設定されてなることを特徴とする電
流増幅装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49088081A JPS5837721B2 (ja) | 1974-08-02 | 1974-08-02 | 電流増幅装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49088081A JPS5837721B2 (ja) | 1974-08-02 | 1974-08-02 | 電流増幅装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5116850A JPS5116850A (ja) | 1976-02-10 |
| JPS5837721B2 true JPS5837721B2 (ja) | 1983-08-18 |
Family
ID=13932899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49088081A Expired JPS5837721B2 (ja) | 1974-08-02 | 1974-08-02 | 電流増幅装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5837721B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0240376Y2 (ja) * | 1984-03-26 | 1990-10-29 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5328744Y2 (ja) * | 1973-05-11 | 1978-07-19 | ||
| JPS53133358A (en) * | 1977-04-26 | 1978-11-21 | Matsushita Electric Ind Co Ltd | Switch circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4979448A (ja) * | 1972-12-06 | 1974-07-31 |
-
1974
- 1974-08-02 JP JP49088081A patent/JPS5837721B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4979448A (ja) * | 1972-12-06 | 1974-07-31 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0240376Y2 (ja) * | 1984-03-26 | 1990-10-29 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5116850A (ja) | 1976-02-10 |
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