JPS5834061B2 - デイジタル可変多重変換装置 - Google Patents
デイジタル可変多重変換装置Info
- Publication number
- JPS5834061B2 JPS5834061B2 JP54095412A JP9541279A JPS5834061B2 JP S5834061 B2 JPS5834061 B2 JP S5834061B2 JP 54095412 A JP54095412 A JP 54095412A JP 9541279 A JP9541279 A JP 9541279A JP S5834061 B2 JPS5834061 B2 JP S5834061B2
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- JP
- Japan
- Prior art keywords
- wire
- storage device
- temporary storage
- line
- signal
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Time-Division Multiplex Systems (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】
この発明は時分割方向制御伝送方式によるディジタル通
信において、時分割的な多重、集線、交換等を行う装置
に関するものである。
信において、時分割的な多重、集線、交換等を行う装置
に関するものである。
２線式線路を用いてディジタル双方向情報を時分割方向
制御線伝送方式（電子通信学会通信方式研究会資料”全
ディジタル電話加入者系の構成法に関する考察”（Ｓ７
８−２０参照）でＡ、Ｂ２点間で伝送し、Ａ、Ｂ両点も
しくはいずれか一方で当該情報（ｎＫｂ／ｓとする）を
時分割的に多重もしくは集線、または交換する場合、従
来においては時分割方向制御線伝送方式の４線側入出力
点でｎＫｂ／ｓの情報を平滑化していた。
制御線伝送方式（電子通信学会通信方式研究会資料”全
ディジタル電話加入者系の構成法に関する考察”（Ｓ７
８−２０参照）でＡ、Ｂ２点間で伝送し、Ａ、Ｂ両点も
しくはいずれか一方で当該情報（ｎＫｂ／ｓとする）を
時分割的に多重もしくは集線、または交換する場合、従
来においては時分割方向制御線伝送方式の４線側入出力
点でｎＫｂ／ｓの情報を平滑化していた。
その概要を第１図と第２図を用いて説明する。
第１図において１は２線式線路との接続端子、２は２線
式線路と４線式線路とを接続するための平衡−不平衡変
換トランス、３は４線側送信情報入力端子、４は４線側
受信信号出力端子、５はトランス２を通じて２線式線路
へ信号を送出する送信器、６は入力端子３の情報を一時
記憶して送信器５へ送出する送信一時記憶装置、７はト
ランス２より２線式線路よりの信号を受信する受信器、
８は受信器７の信号を一時記憶して出力端子４へ送出す
る受信一時記憶装置である。
式線路と４線式線路とを接続するための平衡−不平衡変
換トランス、３は４線側送信情報入力端子、４は４線側
受信信号出力端子、５はトランス２を通じて２線式線路
へ信号を送出する送信器、６は入力端子３の情報を一時
記憶して送信器５へ送出する送信一時記憶装置、７はト
ランス２より２線式線路よりの信号を受信する受信器、
８は受信器７の信号を一時記憶して出力端子４へ送出す
る受信一時記憶装置である。
第２図は第１図の動作説明用のタイミング図であって、
Ａは入力端子３への入力信号、Ｂは２線式線路接続端子
１における送受信信号、Ｃは出力端子４の出力信号、Ｔ
ｆはフレーム周期、Ｔｂはバースト周期、Ｓｉ（ｉ＝ｏ
、 １．２．３）はフレーム周期Ｔｆで区切られた送
信信号、Ｒｉ（ｉ＝０，１．２，３）はフレーム周期Ｔ
ｆで区切られた受信信号である。
Ａは入力端子３への入力信号、Ｂは２線式線路接続端子
１における送受信信号、Ｃは出力端子４の出力信号、Ｔ
ｆはフレーム周期、Ｔｂはバースト周期、Ｓｉ（ｉ＝ｏ
、 １．２．３）はフレーム周期Ｔｆで区切られた送
信信号、Ｒｉ（ｉ＝０，１．２，３）はフレーム周期Ｔ
ｆで区切られた受信信号である。
第２図を用いて従来の伝送方式を説明する。
いまｎＫｂ／ｓを送信し同時にｎＫｂ／ｓを受信すると
する。
する。
入力端子３の送信信号はフレーム周期Ｔｆ毎に区分され
てＳｉなるブロックに分割され、送信一時記憶装置６に
書き込まれる。
てＳｉなるブロックに分割され、送信一時記憶装置６に
書き込まれる。
この書込まれたデータはこの記憶装置から２ｎより早い
速度（速度−１／ＴＢ）で読出され、送信器５から２線
式線路端子１へ送出される。
速度（速度−１／ＴＢ）で読出され、送信器５から２線
式線路端子１へ送出される。
受信動作は以上の逆の動作で行なわれる。
このようにして２線式線路を用いた双方向伝送は可能と
なる。
なる。
従来技術では端子３．４の入力信号、出力信号は第２図
Ａ、Ｃに示したようにｎ ＫＨ２の速度であるため、こ
の信号を例えば多重化する場合、再度データ速度を所要
の速度に変換する操作、例えば直列−並列変換を行なっ
た後多重化して並列−直列変換する等の操作が必要であ
った。
Ａ、Ｃに示したようにｎ ＫＨ２の速度であるため、こ
の信号を例えば多重化する場合、再度データ速度を所要
の速度に変換する操作、例えば直列−並列変換を行なっ
た後多重化して並列−直列変換する等の操作が必要であ
った。
この発明は時分割方向制御伝送方式による２線式線路及
び４線式線路間を接続するディジタル通信において、そ
のための速度変換用一時記憶装置を利用し、その一時記
憶装置の読出し、書込みの時間アドレスを指定し、かつ
その指定を変更することができるようにして、多重、分
離、集線、交換を時分割的に行うようにするものである
。
び４線式線路間を接続するディジタル通信において、そ
のための速度変換用一時記憶装置を利用し、その一時記
憶装置の読出し、書込みの時間アドレスを指定し、かつ
その指定を変更することができるようにして、多重、分
離、集線、交換を時分割的に行うようにするものである
。
第３図はこの発明による可変多重変換装置の一実施例で
あって、ｉｌ（ｉ＝１ 、・・・ｋ、以下ｉは同じ意味
に用いる）はｉ番２線式線路との接続端子、１２はｉ番
２線式線路とｉ番４線式線路と接続するための平衡−不
平衡変換トランス、ｉ３は１番４線側送信情報入力端子
、ｉ４はｉ番４線側受信信号出力端子、ｉ５はｉ番４線
式線路の信号をｉ番２線式線路へ送出する送信器、ｉ６
は入力端子ｉ３の信号を一時記憶する送信一時記憶装置
、１７はｉ番２線式線路よりの信号を受信する受信器、
１８は受信器１７の信号を一時記憶する受信一時記憶装
置、１９は送信一時記憶装置ｉ６に対しアドレス指定す
る書込みアドレス制御回路、１０は受信一時記憶装置１
８に対しアドレス指定する読出しアドレス制御回路、ｉ
ｌｌは書込みアドレス制御回路１９の書込みアドレスバ
ス接続端子、ｉｌ２は読出しアドレス制御回路１０の読
出しアドレスバス接続端子、Ａ１は多重入力端子、Ａ２
は多重出力端子、Ａ３は多重入力端子Ａ１及び各入力端
子１３間を接続する入力バス、Ａ４は多重出力端子Ａ２
及び各出力端子１４間を接続する出力バス、Ａ５は書込
みアドレスバスで各書込みアドレスバス接続端子ｉ１１
に接続され、Ａ６は読出しアドレスバスで各読出しアド
レス接続端子ｉ１２に接続され、ＡＩは書込みアドレス
指定回路で書込みアドレスバスＡ５に接続され、Ａ８は
読出しアドレス指定回路で読出しアドレスバスＡ６に接
続される。
あって、ｉｌ（ｉ＝１ 、・・・ｋ、以下ｉは同じ意味
に用いる）はｉ番２線式線路との接続端子、１２はｉ番
２線式線路とｉ番４線式線路と接続するための平衡−不
平衡変換トランス、ｉ３は１番４線側送信情報入力端子
、ｉ４はｉ番４線側受信信号出力端子、ｉ５はｉ番４線
式線路の信号をｉ番２線式線路へ送出する送信器、ｉ６
は入力端子ｉ３の信号を一時記憶する送信一時記憶装置
、１７はｉ番２線式線路よりの信号を受信する受信器、
１８は受信器１７の信号を一時記憶する受信一時記憶装
置、１９は送信一時記憶装置ｉ６に対しアドレス指定す
る書込みアドレス制御回路、１０は受信一時記憶装置１
８に対しアドレス指定する読出しアドレス制御回路、ｉ
ｌｌは書込みアドレス制御回路１９の書込みアドレスバ
ス接続端子、ｉｌ２は読出しアドレス制御回路１０の読
出しアドレスバス接続端子、Ａ１は多重入力端子、Ａ２
は多重出力端子、Ａ３は多重入力端子Ａ１及び各入力端
子１３間を接続する入力バス、Ａ４は多重出力端子Ａ２
及び各出力端子１４間を接続する出力バス、Ａ５は書込
みアドレスバスで各書込みアドレスバス接続端子ｉ１１
に接続され、Ａ６は読出しアドレスバスで各読出しアド
レス接続端子ｉ１２に接続され、ＡＩは書込みアドレス
指定回路で書込みアドレスバスＡ５に接続され、Ａ８は
読出しアドレス指定回路で読出しアドレスバスＡ６に接
続される。
第４図は第３図の可変分離化部の動作説明用のタイミン
グ図であって、Ａは２線式線路の接続端子１１における
信号、Ｂは２線式線路の接続端子３１（ｋ＝３の場合）
における信号、Ｃは入力バスＡ３上の信号、Ｓｉｊは１
回線のｊ番目のワード送信情報、Ｔｆは２線式接続端子
１１上の信号のフレーム周期、Ｔｇは入力バスＡ３上の
信号のフレーム周期である。
グ図であって、Ａは２線式線路の接続端子１１における
信号、Ｂは２線式線路の接続端子３１（ｋ＝３の場合）
における信号、Ｃは入力バスＡ３上の信号、Ｓｉｊは１
回線のｊ番目のワード送信情報、Ｔｆは２線式接続端子
１１上の信号のフレーム周期、Ｔｇは入力バスＡ３上の
信号のフレーム周期である。
第４図では説明の簡便さのためバス上の多重度を３ （
ｋ＝３ ）としたが、この値は一般には任意でよい。
ｋ＝３ ）としたが、この値は一般には任意でよい。
多重入力端子１から入力される多重信号を各回線へ分配
する動作について第４図を用いて第３図を説明する。
する動作について第４図を用いて第３図を説明する。
多重入力端子Ａ１上の第４図Ｃに示す多重信号は入力バ
スＡ３を通じて各回線の入力端子ｆ３へ共通に供給され
る。
スＡ３を通じて各回線の入力端子ｆ３へ共通に供給され
る。
書込みアドレス指定回路Ａ７ではフレーム周期内の各タ
イムスロットについて入力バスＡ３の多重信号より何れ
の回線へ分離させるべきかを示す回線番号が記憶されて
おり、この回線番号情報は書込みアドレスバスＡ５を通
じて各回線の書込みアドレス制御回路１９へ与えられ、
入力バスＡ３上の多重信号中の一時記憶装置１６に書込
むべきタイムスロットが指定される。
イムスロットについて入力バスＡ３の多重信号より何れ
の回線へ分離させるべきかを示す回線番号が記憶されて
おり、この回線番号情報は書込みアドレスバスＡ５を通
じて各回線の書込みアドレス制御回路１９へ与えられ、
入力バスＡ３上の多重信号中の一時記憶装置１６に書込
むべきタイムスロットが指定される。
一時記憶装置ｉ６ではｉ番の２線式伝送に適した送度及
びフレームで読出され、送信器ｉ５を通じて２線式線路
へ送出される。
びフレームで読出され、送信器ｉ５を通じて２線式線路
へ送出される。
第４図の例では書込みアドレス制御回路１９では各フレ
ームＴｇ中の第２タイムスロツトを書込むように書込み
アドレス制御回路３９では各フレームＴｇ中の第１タイ
ムスロツトを書込むように、書込みアドレス指定回路Ａ
Ｉによりそれぞれ指定されている。
ームＴｇ中の第２タイムスロツトを書込むように書込み
アドレス制御回路３９では各フレームＴｇ中の第１タイ
ムスロツトを書込むように、書込みアドレス指定回路Ａ
Ｉによりそれぞれ指定されている。
従って第４図Ｃの多重化信号中の信号Ｓ１□及び次のフ
レームの信号Ｓ１３が一時記憶装置１６に記憶され、こ
れ等信号Ｓ１２ ｔ ｓｔｓは第４図Ａに示すように１
番の２線式線路のフレームＴｆの前半において順次読出
され、次のフレームＴｆにおいてはその前半に同様にし
て記憶された信号Ｓ１４゜Ｓ１５が順次読出される。
レームの信号Ｓ１３が一時記憶装置１６に記憶され、こ
れ等信号Ｓ１２ ｔ ｓｔｓは第４図Ａに示すように１
番の２線式線路のフレームＴｆの前半において順次読出
され、次のフレームＴｆにおいてはその前半に同様にし
て記憶された信号Ｓ１４゜Ｓ１５が順次読出される。
多重化信号中の信号Ｓ３□及び次のフレームの信号Ｓ３
３は一時記憶装置３６に記憶され、これ等信号Ｓ３□、
Ｓ３３は第４図Ｂに示すように３番の２線式線路のフレ
ームＴｆの前半において順次読出され、次のフレームＴ
ｆではその前半に同様にして記憶された信号Ｓ３４ ？
８３５が順次読出される。
３は一時記憶装置３６に記憶され、これ等信号Ｓ３□、
Ｓ３３は第４図Ｂに示すように３番の２線式線路のフレ
ームＴｆの前半において順次読出され、次のフレームＴ
ｆではその前半に同様にして記憶された信号Ｓ３４ ？
８３５が順次読出される。
従って書込みアドレス指定回路Ａ７の内容を変更するこ
とにより、入力バスＡ３上の多重信号を何れの２線式伝
送路へ分離するかを変更することができる。
とにより、入力バスＡ３上の多重信号を何れの２線式伝
送路へ分離するかを変更することができる。
その場合書込みアドレス指定回路ＡＩとしては書込み可
能なメモリとして構成しておけばよい。
能なメモリとして構成しておけばよい。
以上の説明は分離機能についての説明であるがこの動作
はそのまま多重化機能にも当てることができ、読出しア
ドレス指定回路Ａ８に記憶する多重化すべきタイムスロ
ット番号と回線番号との対応材に従って出力バスＡ４上
の多重化信号を構成することが可能である。
はそのまま多重化機能にも当てることができ、読出しア
ドレス指定回路Ａ８に記憶する多重化すべきタイムスロ
ット番号と回線番号との対応材に従って出力バスＡ４上
の多重化信号を構成することが可能である。
第３図では原理的構成を明らかにするため、書込みアド
レスバスＡ５と読出し、それにアドレスバスＡ６とを分
離し、また書込みアドレス指定回路Ａ７と読み出しアド
レス指定回路Ａ８とを分離した形で示したが、これは従
来技術により回路ＡＩ、又はＡ８の容量を倍にするか、
もしくは対制御を行うことによって共用可能である。
レスバスＡ５と読出し、それにアドレスバスＡ６とを分
離し、また書込みアドレス指定回路Ａ７と読み出しアド
レス指定回路Ａ８とを分離した形で示したが、これは従
来技術により回路ＡＩ、又はＡ８の容量を倍にするか、
もしくは対制御を行うことによって共用可能である。
また送受の多重信号を時分割的に多重することにより入
力バスＡ３、出力バスＡ４も共用して同一バス上にのせ
、セレクタ等の回路を用いて分離して端子ＡＩ ｔＡ２
に入出力することも可能である。
力バスＡ３、出力バスＡ４も共用して同一バス上にのせ
、セレクタ等の回路を用いて分離して端子ＡＩ ｔＡ２
に入出力することも可能である。
第３図は可変多重化、その分離のための一実施例を示し
たが、これに集線を含めた交換機能実現するための通話
路系とするためには一時記憶装置３６ 、ｉ８の前段も
しくは後段に信号の送受信回路を新たに設置し、その信
号を処理装置へとり込み、処理装置の呼処理に従ってア
ドレス指定回路ＡＩ及びＡ８の内容を書きかえ、端子Ａ
１とＡ２を接続するかもしくはバスＡ３．Ａ４を共通バ
スにするかという変更を行なえばよい。
たが、これに集線を含めた交換機能実現するための通話
路系とするためには一時記憶装置３６ 、ｉ８の前段も
しくは後段に信号の送受信回路を新たに設置し、その信
号を処理装置へとり込み、処理装置の呼処理に従ってア
ドレス指定回路ＡＩ及びＡ８の内容を書きかえ、端子Ａ
１とＡ２を接続するかもしくはバスＡ３．Ａ４を共通バ
スにするかという変更を行なえばよい。
４線式伝送路の接続も一時記憶装置３６．ｉ８に相当す
るメモリを送信、受信側に設置して端子ｉ３．ｉ１１゜
ｉ４．ｉ１２のインタフェース条件を統一すればよく、
２線、４線伝送路の自由な接続が可能となる。
るメモリを送信、受信側に設置して端子ｉ３．ｉ１１゜
ｉ４．ｉ１２のインタフェース条件を統一すればよく、
２線、４線伝送路の自由な接続が可能となる。
以上説明したようにこの発明によれば、２線式加入者伝
送方式の速度変換用一時記憶装置を利用して４線側の任
意のタイムスラントに情報を出し入れすることができる
ので複数の回線間の多重、集線、交換動作が可能になる
利点がある。
送方式の速度変換用一時記憶装置を利用して４線側の任
意のタイムスラントに情報を出し入れすることができる
ので複数の回線間の多重、集線、交換動作が可能になる
利点がある。
第１図は従来の時分割方向制御形伝送方式を示す構成図
、第２図は第１図の動作例を示すタイミング図、第３図
はこの発明によるディジタル可変多重変換装置の一実施
例を示す構成図、第４図は第３図の動作例を示すタイミ
ング図である。 １１（ｉ＝１．・・・ｋ、以下ｉは同じ意味に用いる）
：ｉ番２線式伝送路との接続端子、１２：平衡−不平衡
トランス、ｉ３：４線側送信情報入力端子、ｉ４：４線
側受信信号出力端子、ｉ５：送信器、ｉ６：送信一時記
憶装置、１７：受信器、１８：受信一時記憶装置、１９
：書込みアドレス制御回路、１０：読出しアドレス制御
回路、１１１：書込みアドレスバス接続端子、１１２：
読出しアドレスバス接続端子、Ａ１：多重入力端子、Ａ
２：多重出力端子、Ａ３：入力バス、Ａ４：出力バス、
Ａ５：書込みアドレスバス、Ａ６：読出しアドレスバス
、Ａ７：書込みアドレス指定回路、Ａ８：読出しアドレ
ス指定回路。
、第２図は第１図の動作例を示すタイミング図、第３図
はこの発明によるディジタル可変多重変換装置の一実施
例を示す構成図、第４図は第３図の動作例を示すタイミ
ング図である。 １１（ｉ＝１．・・・ｋ、以下ｉは同じ意味に用いる）
：ｉ番２線式伝送路との接続端子、１２：平衡−不平衡
トランス、ｉ３：４線側送信情報入力端子、ｉ４：４線
側受信信号出力端子、ｉ５：送信器、ｉ６：送信一時記
憶装置、１７：受信器、１８：受信一時記憶装置、１９
：書込みアドレス制御回路、１０：読出しアドレス制御
回路、１１１：書込みアドレスバス接続端子、１１２：
読出しアドレスバス接続端子、Ａ１：多重入力端子、Ａ
２：多重出力端子、Ａ３：入力バス、Ａ４：出力バス、
Ａ５：書込みアドレスバス、Ａ６：読出しアドレスバス
、Ａ７：書込みアドレス指定回路、Ａ８：読出しアドレ
ス指定回路。
Claims (1)
- １２線式線路を介して４線式ディジタル情報を送信し、
かつ受信する線路対応部にそれぞれ設けられた一定周期
毎に４線側送信情報を速度変換して２線式線路に信号を
送出するための送信側一時記憶装置と、その送信側一時
記憶装置に対する書込みアドレス制御回路と、２線式線
路から受信した４線側受信信号を一定周期毎に４線側に
速度変換するための受信側一時記憶装置と、その受信側
一時記憶装置に対する読出しアドレス制御回路と、上記
線路対応部の複数に対して共通に設けられ、各線路対応
部の送受信信号を多重、分離もしくは集線、交換あるい
はこれらの重合機能を行う共通部に設けられた上記送信
側一時記憶装置に対する書込みアドレス制御回路の複数
に対し、上記一定周期とは別の一定周期内の任意の時間
アドレスを選択的にあたえ、その時間アドレスを変更す
ることができる書込みアドレス指定回路と、上記受信側
一時記憶装置に対する読出しアドレス制御回路の複数に
対し、上記別の一定周期内の任意の時間アドレスを選択
的にあたえ、その時間アドレスを変更することができる
読出しアドレス指定回路とを具備するディジタル可変多
重変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54095412A JPS5834061B2 (ja) | 1979-07-25 | 1979-07-25 | デイジタル可変多重変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54095412A JPS5834061B2 (ja) | 1979-07-25 | 1979-07-25 | デイジタル可変多重変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5619260A JPS5619260A (en) | 1981-02-23 |
| JPS5834061B2 true JPS5834061B2 (ja) | 1983-07-23 |
Family
ID=14136956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54095412A Expired JPS5834061B2 (ja) | 1979-07-25 | 1979-07-25 | デイジタル可変多重変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5834061B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6139661A (ja) * | 1984-07-30 | 1986-02-25 | Nec Corp | 回線編集装置 |
| WO1990016121A1 (en) * | 1989-06-16 | 1990-12-27 | British Telecommunications Public Limited Company | Data switching nodes |
-
1979
- 1979-07-25 JP JP54095412A patent/JPS5834061B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5619260A (en) | 1981-02-23 |
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