JPS5816799B2 - 時分割通話路制御方式 - Google Patents
時分割通話路制御方式Info
- Publication number
- JPS5816799B2 JPS5816799B2 JP4989877A JP4989877A JPS5816799B2 JP S5816799 B2 JPS5816799 B2 JP S5816799B2 JP 4989877 A JP4989877 A JP 4989877A JP 4989877 A JP4989877 A JP 4989877A JP S5816799 B2 JPS5816799 B2 JP S5816799B2
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- JP
- Japan
- Prior art keywords
- time
- time switch
- switch
- holding memory
- communication path
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】
本発明はＰＣＭ電子交換機における時分割通話路の制御
方式に関する。
方式に関する。
一般に、ＰＣＭ電子交換機の時分割多重通話路において
は、伝送方向をそれぞれ単方向に切替えて、往路情報と
復路情報を分離するために時間スイッチが重要な要素と
して設けられて℃・る。
は、伝送方向をそれぞれ単方向に切替えて、往路情報と
復路情報を分離するために時間スイッチが重要な要素と
して設けられて℃・る。
この時間スイッチはランダム・アクセス・メモリによっ
て実現され、通話路の受は側と送り側にそれぞれ設けら
れる。
て実現され、通話路の受は側と送り側にそれぞれ設けら
れる。
そして、受は側の時間スイッチは、逐時書込み、ランダ
ム読出し、送り側はランダム書込み、逐次読出しとする
のが一般的であった。
ム読出し、送り側はランダム書込み、逐次読出しとする
のが一般的であった。
なお、上記ＰＣＭ電子交換機における時間スイッチの機
能の詳細については、昭和４８年１月に電気書院より発
行の秋山稔著「近代通信交換工学」（近代電子工学大講
座７）の第３０９〜３１３頁を参照されたい。
能の詳細については、昭和４８年１月に電気書院より発
行の秋山稔著「近代通信交換工学」（近代電子工学大講
座７）の第３０９〜３１３頁を参照されたい。
ところで、このような通話路の接続に際しては、受は側
経路と送り側経路を一義的に対応づけて、時間対関係を
維持せねばならない。
経路と送り側経路を一義的に対応づけて、時間対関係を
維持せねばならない。
そのためには、それぞれ一対の受は側と送り側の時間ス
イッチを同一の保持メモリによって制御する方法が採ら
れている。
イッチを同一の保持メモリによって制御する方法が採ら
れている。
しかも、従来技術においては、上記２つの時間スイッチ
を制御するのに、これ等２つの時間スイッチのうちの少
なくとも一方と保持メモリとの間にシフトレジスタ等の
遅延回路を挿入して、受は側のチャネルと送り側のチャ
ネルにおけるタイムスロット整合をとらねばならなかっ
た。
を制御するのに、これ等２つの時間スイッチのうちの少
なくとも一方と保持メモリとの間にシフトレジスタ等の
遅延回路を挿入して、受は側のチャネルと送り側のチャ
ネルにおけるタイムスロット整合をとらねばならなかっ
た。
保持メモリの出力を、このような遅延回路を介して供給
することは、時間スイッチの制御回路が複雑となるばか
りでなく、時間対関係の選定に大幅な制約をうける結果
となる。
することは、時間スイッチの制御回路が複雑となるばか
りでなく、時間対関係の選定に大幅な制約をうける結果
となる。
本発明の目的は、上記の欠点を除去し、遅延回路に代わ
る論理回路の使用によって、極めて簡単にＰＣＭ電子交
換機の時分割通話路を接続制御することのできる時分割
通話路制御方式を提供するにある。
る論理回路の使用によって、極めて簡単にＰＣＭ電子交
換機の時分割通話路を接続制御することのできる時分割
通話路制御方式を提供するにある。
本発明によれば、受信側および送信側通話路のおのおの
に時間スイッチを配した時分割通話路の接続回路網にお
いて、対関係にある受信側時間スイッチと送信側時間ス
イッチの少なくとも一方と、制御用保持メモリとの間に
遅延作用のともなわない符号変換回路を接続し、前記保
持メモリの出力によって、前記符号変換回路を介して前
記受信側および送信側時間スイッチを共通に制御するこ
とを特徴とする時分割通話路制御方式が得られる。
に時間スイッチを配した時分割通話路の接続回路網にお
いて、対関係にある受信側時間スイッチと送信側時間ス
イッチの少なくとも一方と、制御用保持メモリとの間に
遅延作用のともなわない符号変換回路を接続し、前記保
持メモリの出力によって、前記符号変換回路を介して前
記受信側および送信側時間スイッチを共通に制御するこ
とを特徴とする時分割通話路制御方式が得られる。
これによって、従来の時分割通話路制御方式に見られる
ごとく、遅延回路、すなわち記憶回路を介しての複雑な
制御から逃れることができる。
ごとく、遅延回路、すなわち記憶回路を介しての複雑な
制御から逃れることができる。
次に、本発明の実施例について、図面を参照して詳細に
説明する。
説明する。
先ず、第１図ａは並列ＰＣＭ交換におけるＭ−Ｇ−Ｍ型
接続回路網をブロック図によって示したもので、図にお
いて、時分割多重回線１〜ｎ対応に、時分割多重ゲー）
Ｇｉｊをはさんで受信側に時間スイッチＭＲｔ〜ＭＲｎ
、送信側に時間スイッチＭＳｔ〜Ｍｓｎが設けられてい
る。
接続回路網をブロック図によって示したもので、図にお
いて、時分割多重回線１〜ｎ対応に、時分割多重ゲー）
Ｇｉｊをはさんで受信側に時間スイッチＭＲｔ〜ＭＲｎ
、送信側に時間スイッチＭＳｔ〜Ｍｓｎが設けられてい
る。
そして、受信側の時間スイッチＭＲと送信側の時間スイ
ッチＭＳとは、通話回線ごとに対となって、第１図すに
見られるような保持メモリＨＭと符号変換回路Ｃとから
なる制御回路によって共通に制御される。
ッチＭＳとは、通話回線ごとに対となって、第１図すに
見られるような保持メモリＨＭと符号変換回路Ｃとから
なる制御回路によって共通に制御される。
時間スイッチは、例えば、メモリ回路によって構成され
ており、その接続動作は、入り回線のタイムスロット番
号に対応する保持メモリのアドレスに接続経路として選
択されたジャンフタ・タイムスロット番号を書き込むこ
とによって行なわれ、図に見られるごとく、時間スイッ
チＭＲ１は直接、時間スイッチＭＳｉ は符号変換回路
Ｃを介して保持メモリＨＭからの制御をうける。
ており、その接続動作は、入り回線のタイムスロット番
号に対応する保持メモリのアドレスに接続経路として選
択されたジャンフタ・タイムスロット番号を書き込むこ
とによって行なわれ、図に見られるごとく、時間スイッ
チＭＲ１は直接、時間スイッチＭＳｉ は符号変換回路
Ｃを介して保持メモリＨＭからの制御をうける。
この制御回路によれは、時間スイッチＭＲ１はランダム
書込み、逐次読出しによって動作し、時間スイッチＭＳ
ｉは逐次書込み、ランダム読出しによって動作し、いず
れも保持メモリの内容にしたがって回線−ジャンフタ間
のタイムスロットを変換する。
書込み、逐次読出しによって動作し、時間スイッチＭＳ
ｉは逐次書込み、ランダム読出しによって動作し、いず
れも保持メモリの内容にしたがって回線−ジャンフタ間
のタイムスロットを変換する。
第２図は、第１図ａにおいて、異なる時分割多重回線に
収容された加入者、または、中継線ＡおよびＢを接続す
る場合の接続経路を系統的に示したもので、時間対関係
と空間対関係を併用した、いわゆる混合４線式通話路で
あり、時間対関係（τ、τつは第１図すにおいて述べた
ように保持メモリＨＭと変換回路Ｃとによって決定され
ることに変わりはない。
収容された加入者、または、中継線ＡおよびＢを接続す
る場合の接続経路を系統的に示したもので、時間対関係
と空間対関係を併用した、いわゆる混合４線式通話路で
あり、時間対関係（τ、τつは第１図すにおいて述べた
ように保持メモリＨＭと変換回路Ｃとによって決定され
ることに変わりはない。
第３図に、変換回路Ｃの具体的な構成例を介して、時間
スイッチを制御する場合の実施例を示す。
スイッチを制御する場合の実施例を示す。
この例においては、時間対として相隣る偶数タイムスロ
ット２ｍと奇数タイムスロット２ｍ＋１を使用する場合
について説明する。
ット２ｍと奇数タイムスロット２ｍ＋１を使用する場合
について説明する。
先ず、保持メモｖＨＭ内のｎビットデータは並列に読出
されて受は何時間スイッチＭＲに直接供給されるが、変
換回路Ｃに送られたｎビットデータは、そのうちの最下
位ピットがインバータ■によって反転されたのち、送り
何時間スイッチＭＳに供給されてランダムリード動作時
のリードアドレスを指定する。
されて受は何時間スイッチＭＲに直接供給されるが、変
換回路Ｃに送られたｎビットデータは、そのうちの最下
位ピットがインバータ■によって反転されたのち、送り
何時間スイッチＭＳに供給されてランダムリード動作時
のリードアドレスを指定する。
これにより、受は側では、該回線からジャンフタ上の第
２ ｍ （または２ｍ＋１）タイムスロットへの変換が
、送り側では、ジャンフタ上の第２ ｍ ＋１（または
２ｍ）タイムスロットから該回線へのタイムスロット変
換が実現できることは明らかであろう。
２ ｍ （または２ｍ＋１）タイムスロットへの変換が
、送り側では、ジャンフタ上の第２ ｍ ＋１（または
２ｍ）タイムスロットから該回線へのタイムスロット変
換が実現できることは明らかであろう。
このような相隣り合う偶奇時間対を利用した４線交換は
、第３図のように、その制御回路がきわめて簡単になる
ばかりでなく、時間スイッチに起因する伝送時間の遅れ
が往復で２フレ一ム分（ただし特別な場合のみ１フレ一
ム分）となり、加入者対応に割り当てられたチャネルや
送り、受は経路にかかわりなく遅れを一定に保つことが
できる。
、第３図のように、その制御回路がきわめて簡単になる
ばかりでなく、時間スイッチに起因する伝送時間の遅れ
が往復で２フレ一ム分（ただし特別な場合のみ１フレ一
ム分）となり、加入者対応に割り当てられたチャネルや
送り、受は経路にかかわりなく遅れを一定に保つことが
できる。
以上、偶奇時間対関係を例として、１つの保持メモリと
メモ刃素子を含まない論理回路とによって、受は側およ
び送り側の時間スイッチを同時に制御する方法について
述べたが、任意の時間対関係についても第３図に見られ
る例に従って符号変換回路Ｃを設計することにより、同
様に同時制御が可能となることは言うまでもない。
メモ刃素子を含まない論理回路とによって、受は側およ
び送り側の時間スイッチを同時に制御する方法について
述べたが、任意の時間対関係についても第３図に見られ
る例に従って符号変換回路Ｃを設計することにより、同
様に同時制御が可能となることは言うまでもない。
以上に説明したように、本発明によれは、時間スイッチ
制御部分めハードウェアの簡略化が可能となったばかり
でな（、任意の時間対関係を容易に実現でき、さらにま
た、時間スイッチに起因する伝送時間の遅れを一定に保
つことができるから、伝送品質の均一化が計れる点にお
いて、その効果は大きい。
制御部分めハードウェアの簡略化が可能となったばかり
でな（、任意の時間対関係を容易に実現でき、さらにま
た、時間スイッチに起因する伝送時間の遅れを一定に保
つことができるから、伝送品質の均一化が計れる点にお
いて、その効果は大きい。
第１図ａはＭＧＭ型時型側型側分割通話路ロック図、第
１図すは、第１図ａの通話路に本発明を適用した場合の
制御系を示すブロック図、第２図は、第１図ａにおける
通話路に混合４線方式を適用した場合の接続系統図、第
３図は本発明による通話路制御方式の具体的な実施例を
示した構成図である。 図において、Ｇｉｊは時分割多重ゲート、ＭＲは受は何
時間スイッチ、ＭＳは送り何時間スイッチ、ＨＭは保持
メモリ、Ｃは符号変換回路である。
１図すは、第１図ａの通話路に本発明を適用した場合の
制御系を示すブロック図、第２図は、第１図ａにおける
通話路に混合４線方式を適用した場合の接続系統図、第
３図は本発明による通話路制御方式の具体的な実施例を
示した構成図である。 図において、Ｇｉｊは時分割多重ゲート、ＭＲは受は何
時間スイッチ、ＭＳは送り何時間スイッチ、ＨＭは保持
メモリ、Ｃは符号変換回路である。
Claims (1)
- １ 受信側および送信側通話路のおのおのに時間スイッ
チを配した時分割通話路の接続回路網において、対関係
にある受信側時間スイッチと送信側時間スイッチの少な
くとも一方と、制御用保持メモリとの間に遅延作用のと
もなわない符号変換回路を接続し、前記保持メモリの出
力によって、前記符号変換回路を介して前記受信側およ
び送信側時間スイッチを共通に制御することを特徴とす
る時分割通話路制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4989877A JPS5816799B2 (ja) | 1977-05-02 | 1977-05-02 | 時分割通話路制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4989877A JPS5816799B2 (ja) | 1977-05-02 | 1977-05-02 | 時分割通話路制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53135503A JPS53135503A (en) | 1978-11-27 |
| JPS5816799B2 true JPS5816799B2 (ja) | 1983-04-02 |
Family
ID=12843828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4989877A Expired JPS5816799B2 (ja) | 1977-05-02 | 1977-05-02 | 時分割通話路制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5816799B2 (ja) |
-
1977
- 1977-05-02 JP JP4989877A patent/JPS5816799B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53135503A (en) | 1978-11-27 |
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