JPS5831422Y2 - 半導体装置組み立て基板 - Google Patents
半導体装置組み立て基板Info
- Publication number
- JPS5831422Y2 JPS5831422Y2 JP1981169063U JP16906381U JPS5831422Y2 JP S5831422 Y2 JPS5831422 Y2 JP S5831422Y2 JP 1981169063 U JP1981169063 U JP 1981169063U JP 16906381 U JP16906381 U JP 16906381U JP S5831422 Y2 JPS5831422 Y2 JP S5831422Y2
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor device
- device assembly
- conductor
- assembly board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Wire Bonding (AREA)
Description
【考案の詳細な説明】
本考案は半導体装置組み立て基板の改良に関するもので
、特にポリイミドフィルム等の可撓性フィルムを使用し
て半導体チップを実装するテープキャリア方式に適用さ
れる基板に関するものである。
、特にポリイミドフィルム等の可撓性フィルムを使用し
て半導体チップを実装するテープキャリア方式に適用さ
れる基板に関するものである。
上記テープキャリア方式による半導体チップの実装は、
長尺のフィルム基板上に金属の導体パターンを一定の間
隔で規則正しく配置し、導体パターンの先端部であるフ
ィンガーと呼ばれる部分に半導体チップ側の電極を整合
して対向させ、１度のボンディング作業で同時に整合し
たフィンガーとチップ電極を、電気的及び機械的にポン
チ゛イングする。
長尺のフィルム基板上に金属の導体パターンを一定の間
隔で規則正しく配置し、導体パターンの先端部であるフ
ィンガーと呼ばれる部分に半導体チップ側の電極を整合
して対向させ、１度のボンディング作業で同時に整合し
たフィンガーとチップ電極を、電気的及び機械的にポン
チ゛イングする。
この実装方法によれば、半導体装置を連続当に組み立て
ることができ、省力化に適するだけでなく製作された装
置の信頼性が高い等の利点があるため最近頻繁に利用さ
れるようになってきた。
ることができ、省力化に適するだけでなく製作された装
置の信頼性が高い等の利点があるため最近頻繁に利用さ
れるようになってきた。
上記従来の実装方法における金属導体としては、一般に
銅箔にハンダメッキ、スズメッキ或いは金メッキ等を施
こしたものを使用している。
銅箔にハンダメッキ、スズメッキ或いは金メッキ等を施
こしたものを使用している。
この銅箔面に形成されたメッキ金属の厚さが、チップを
ポンチ゛イングするに際してフィルム基板の良・不良を
決める重要な因子となっている。
ポンチ゛イングするに際してフィルム基板の良・不良を
決める重要な因子となっている。
例えばＡｕ−８ｎの共晶ボンド法、即ちフィルムの導体
パターンにスズメッキ、チップ側電極に金メッキを施こ
し、Ａｕ−８ｎの共晶物を作ることによりポンチ゛イン
グさせる場合を例に挙げる。
パターンにスズメッキ、チップ側電極に金メッキを施こ
し、Ａｕ−８ｎの共晶物を作ることによりポンチ゛イン
グさせる場合を例に挙げる。
第１図に於て、フィルム基板１に銅箔２が接着剤等で接
合され、この銅箔２はチップポンチ゛イング用フィンガ
２ａ等を残して所望パターンにエツチングされている。
合され、この銅箔２はチップポンチ゛イング用フィンガ
２ａ等を残して所望パターンにエツチングされている。
エツチングされた銅箔パターンは表面にスズメッキ層３
が設けられ、チップ４側に設けられた金メッキ電極５と
対向させ、面接合部に熱を加えてＡｕＳｎ共品物全品物
。
が設けられ、チップ４側に設けられた金メッキ電極５と
対向させ、面接合部に熱を加えてＡｕＳｎ共品物全品物
。
ここでスズメッキ層３が必要以上に厚く形成された場合
には、第１図の右側接合部分に示す如く、ボンディング
時にＡｕ−５ｎ共晶＊５ａが多量にで゛き、これがフィ
ンガ゛２ａとチップ４のエツジを短絡させることになっ
て装置を破損する。
には、第１図の右側接合部分に示す如く、ボンディング
時にＡｕ−５ｎ共晶＊５ａが多量にで゛き、これがフィ
ンガ゛２ａとチップ４のエツジを短絡させることになっ
て装置を破損する。
また逆にスズメッキ層３の膜厚が充分にない薄い場合に
は、チップ側と導体との電気的及び機械的ボンディング
が得られない事態がしばしば生じて装置の信頼性が低下
するだけではなく、またフィルムの寿命や銅箔の寿命が
短かくなる等の問題点があり、メッキ膜厚の制御がテー
プキャリア方式の半導体装置実装に極めて重要なポイン
トであった。
は、チップ側と導体との電気的及び機械的ボンディング
が得られない事態がしばしば生じて装置の信頼性が低下
するだけではなく、またフィルムの寿命や銅箔の寿命が
短かくなる等の問題点があり、メッキ膜厚の制御がテー
プキャリア方式の半導体装置実装に極めて重要なポイン
トであった。
本考案は上記従来の半導体装置実装における問題点に鑑
みてなされたもので、導体のメッキ膜厚を管理するため
の検査導体をフィルム面に設け、該検査導体に良否のマ
ークを付して判別を容易にした基板を提供するもので、
次に図面を用いて詳細に説明する・。
みてなされたもので、導体のメッキ膜厚を管理するため
の検査導体をフィルム面に設け、該検査導体に良否のマ
ークを付して判別を容易にした基板を提供するもので、
次に図面を用いて詳細に説明する・。
第２図に於て、１０はポリイミド等め可□撓性ダイレレ
ムで、゛該ダイルム１０は一定の間隔で半導体チップを
挿入するための孔１１、す・−ド線導出用の孔１ｚが穿
設されている。
ムで、゛該ダイルム１０は一定の間隔で半導体チップを
挿入するための孔１１、す・−ド線導出用の孔１ｚが穿
設されている。
該フィルム１０の表面には前述の従来のフィルム基板・
と同様の銅箔１３が所望六り−ンで形成され、その表面
がスズメッキさ：れている。
と同様の銅箔１３が所望六り−ンで形成され、その表面
がスズメッキさ：れている。
ここでフィルム１０め余白領域、即ちチップボンディン
グ用の上記導体膜１３を形成した後も、更□に特にポジ
ディジグのための導体を形成する必要のない表面領域１
４第３図の従来基板参照を用いで、該余白の表面領域に
デツプボンデ・イングのための導体膜と同一工程を経て
検査導体１５を設けてミ半導体装置組み立て基板を形成
する。
グ用の上記導体膜１３を形成した後も、更□に特にポジ
ディジグのための導体を形成する必要のない表面領域１
４第３図の従来基板参照を用いで、該余白の表面領域に
デツプボンデ・イングのための導体膜と同一工程を経て
検査導体１５を設けてミ半導体装置組み立て基板を形成
する。
検査導体１・５の面積は、少なくとも検査装置ノ検査先
端が要求するに充分な大きさに予め設計され、フィルム
状態で検査導体１らに検査装置の検査先端を対向させて
メ゛ンキ膜厚等の導体条件を測定し、同一工程□で製作
された導体パターンの良否を判別する。
端が要求するに充分な大きさに予め設計され、フィルム
状態で検査導体１らに検査装置の検査先端を対向させて
メ゛ンキ膜厚等の導体条件を測定し、同一工程□で製作
された導体パターンの良否を判別する。
不合格のフィルム基板には検査導体領域を利用して孔１
６等を穿設することで合格のフィルム基板と判別させる
ことができ、基板良否の判定をより行い易くする。
６等を穿設することで合格のフィルム基板と判別させる
ことができ、基板良否の判定をより行い易くする。
このときフィルムだけでは可撓性等のために孔の穿設加
工が余り良くないが、導体層を重ねることにより孔の穿
設が非常に容易になる。
工が余り良くないが、導体層を重ねることにより孔の穿
設が非常に容易になる。
更にフィルム基板の良否を自動的に振り分ける際上記孔
等を検出するホ）〜センサを用いて行われるが、このと
きフィルムだけでは光の透過・遮断が明らかではなく、
判別精度を低下させる惧れがあるが、導体膜を利用する
ことによって透過・遮断が明らかになり、振り分は誤差
を防ぐことができる。
等を検出するホ）〜センサを用いて行われるが、このと
きフィルムだけでは光の透過・遮断が明らかではなく、
判別精度を低下させる惧れがあるが、導体膜を利用する
ことによって透過・遮断が明らかになり、振り分は誤差
を防ぐことができる。
−以上本考案のように、フ、イルム面の従来未利用
領域に、チップボンディングのための導体膜形成工程と
同一処理で形成された第２め導体膜を設け、設第２：゛
の導体膜に判定結果等に対応するマークを付しているた
め、半導体装置組み立て基板の生成状態が直ちに判別で
き、工程の自動化等Ｏこ適し、特にマニツをフィルムど
共に穿設された孔によって形成することによりマークの
加工が著しく容易になり、また読み取り精度も著しく向
上する。
領域に、チップボンディングのための導体膜形成工程と
同一処理で形成された第２め導体膜を設け、設第２：゛
の導体膜に判定結果等に対応するマークを付しているた
め、半導体装置組み立て基板の生成状態が直ちに判別で
き、工程の自動化等Ｏこ適し、特にマニツをフィルムど
共に穿設された孔によって形成することによりマークの
加工が著しく容易になり、また読み取り精度も著しく向
上する。
・、 ′
第１図は従来のボンディング時に生じる不良状態を示す
半導体装置の断面図、第２図は本考案による半導体装置
組み立て基板の平面図、第３図は従来の半導体装置組み
立て基板の平面図である。 。１０・・・・・・フィルム、１１・・・・・・孔、１
３・・・・・・銅箔、１５・・・・・・膜厚検査導体、
１６・・・・・・孔。
半導体装置の断面図、第２図は本考案による半導体装置
組み立て基板の平面図、第３図は従来の半導体装置組み
立て基板の平面図である。 。１０・・・・・・フィルム、１１・・・・・・孔、１
３・・・・・・銅箔、１５・・・・・・膜厚検査導体、
１６・・・・・・孔。
Claims (1)
- １．半導体チップを挿入する孔が穿設された可撓性フィ
ルム面に、チップをボンディングするための導体膜が所
望パターンで形成された半導体装置組み立て基板に於て
、上記フィルム面に、上記導体膜と同一処理で別個に広
面積の第２の導体膜が形成され、該第２の導体膜に光学
的に読取り可能なマークが付されてなることを特徴とす
る半導体装置組み立て基板。 ２、前記光学的に読取り可能なマークはフィルム面と共
に穿設された孔からなることを特徴とする請求の範囲第
１項記載の半導体装置組み立て基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1981169063U JPS5831422Y2 (ja) | 1981-11-12 | 1981-11-12 | 半導体装置組み立て基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1981169063U JPS5831422Y2 (ja) | 1981-11-12 | 1981-11-12 | 半導体装置組み立て基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5794961U JPS5794961U (ja) | 1982-06-11 |
| JPS5831422Y2 true JPS5831422Y2 (ja) | 1983-07-12 |
Family
ID=29527591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1981169063U Expired JPS5831422Y2 (ja) | 1981-11-12 | 1981-11-12 | 半導体装置組み立て基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5831422Y2 (ja) |
-
1981
- 1981-11-12 JP JP1981169063U patent/JPS5831422Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5794961U (ja) | 1982-06-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100555337B1 (ko) | 테이프 캐리어 | |
| US7488676B2 (en) | Manufacturing method of a multi-layered circuit board | |
| US4363930A (en) | Circuit path conductors in plural planes | |
| US4356627A (en) | Method of making circuit path conductors in plural planes | |
| CN110893629B (zh) | 电路板的制造方法及钻孔机 | |
| KR20000015940A (ko) | 반도체 장치용 기판, 리드 플레임, 반도체 장치및 그 제조방법, 회로 기판 및 전자 기기 | |
| EP0023400B1 (en) | Leadless packages for semiconductor devices | |
| JPS5831422Y2 (ja) | 半導体装置組み立て基板 | |
| JPS6160593B2 (ja) | ||
| US3768986A (en) | Laminated lead frame and method of producing same | |
| EP0572282B1 (en) | Method of making a multi-layer lead frame for a semiconductor device | |
| JPH0785486B2 (ja) | パッケージング | |
| US6018188A (en) | Semiconductor device | |
| JP2001024235A (ja) | 表示装置 | |
| JPH05335438A (ja) | リードレスチップキャリア | |
| US4159508A (en) | Multilayer printed wiring board | |
| JP2872421B2 (ja) | Ｔａｂ用テープキャリア | |
| JPS6155280B2 (ja) | ||
| JPH02201945A (ja) | 表面実装型半導体装置 | |
| KR200243279Y1 (ko) | 반도체장치용써킷테이프 | |
| JP2739123B2 (ja) | 電子部品搭載用基板の製造方法 | |
| JPS5874064A (ja) | リ−ドフレ−ム | |
| KR19980035063A (ko) | 패키지가 실장된 기판의 구조 | |
| JPS62216292A (ja) | メツキ厚測定パツド付きプリント配線板 | |
| JPH02252251A (ja) | フィルムキャリヤーテープ |