JPS583120A - デ−タ判別回路 - Google Patents
デ−タ判別回路Info
- Publication number
- JPS583120A JPS583120A JP10189781A JP10189781A JPS583120A JP S583120 A JPS583120 A JP S583120A JP 10189781 A JP10189781 A JP 10189781A JP 10189781 A JP10189781 A JP 10189781A JP S583120 A JPS583120 A JP S583120A
- Authority
- JP
- Japan
- Prior art keywords
- output
- counter
- circuit
- register
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/02—Recording, reproducing, or erasing methods; Read, write or erase circuits therefor
- G11B5/09—Digital recording
Landscapes
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、データ判別回路に関し、特に磁気記録再生装
置の復調回路におけるデータ判別回路に付随した位相エ
ラー検出回路に関する。
置の復調回路におけるデータ判別回路に付随した位相エ
ラー検出回路に関する。
従来ディジタルデータの判別手段として、再生信号と同
期基準信号を各１ビツトセル毎に極性の一致、不一致の
部分について、それぞれコンデンサに積分し、各ビット
セルの終りで両種分値の大きさでデータ判別を行なうと
伴に１両種分値の差が一定電圧以下になったことで位相
エラー金検出方法がとられている。この方式ではアナロ
グ回路のためＬＳＩ化、高集積化が困難である。また。
期基準信号を各１ビツトセル毎に極性の一致、不一致の
部分について、それぞれコンデンサに積分し、各ビット
セルの終りで両種分値の大きさでデータ判別を行なうと
伴に１両種分値の差が一定電圧以下になったことで位相
エラー金検出方法がとられている。この方式ではアナロ
グ回路のためＬＳＩ化、高集積化が困難である。また。
かかるディジタルデータの判別回路においては。
再生信号の位相ずれが著しいと、１ビツトセル間の一致
、不一致部分がほぼ同じとなシ、データ判別をあやまる
可能性があるため位相ずれが著しいこと全検出する位相
エラー検出回路の設置が望ましいＯ 本発明は、このようなディジタルデータ判別回路におい
て、データ判別回路をカウンタを用いディジタル化する
と伴に９位相エラー検出回路もディジタル化し得る構成
を提供しようとするものである。
、不一致部分がほぼ同じとなシ、データ判別をあやまる
可能性があるため位相ずれが著しいこと全検出する位相
エラー検出回路の設置が望ましいＯ 本発明は、このようなディジタルデータ判別回路におい
て、データ判別回路をカウンタを用いディジタル化する
と伴に９位相エラー検出回路もディジタル化し得る構成
を提供しようとするものである。
この念め本発明によれば、再生信号と同期基準信号とに
よりカウンタで積分比較しデータ判別を行うディジタル
データ判別回路と、前記同期基準信号の同期ｔカウント
し、そのカウント値より比柩１１巨て「Ｆ勇ｇ０ル釈１
且兄土Ｕ胎こ、削台じアイシメルデータ判別回路のカウ
ンタ出力と該比較値発生回路出力とを比較する比較回路
と、前記比較回路出力全保持するレジスタとを含む位相
エラー検出回路とからなるデータ判別回路が提供される
。
よりカウンタで積分比較しデータ判別を行うディジタル
データ判別回路と、前記同期基準信号の同期ｔカウント
し、そのカウント値より比柩１１巨て「Ｆ勇ｇ０ル釈１
且兄土Ｕ胎こ、削台じアイシメルデータ判別回路のカウ
ンタ出力と該比較値発生回路出力とを比較する比較回路
と、前記比較回路出力全保持するレジスタとを含む位相
エラー検出回路とからなるデータ判別回路が提供される
。
すなわち１本発明によるエラー検出回路は、カウンタの
積分効果を利用し、再生信号と基準信号の極性の一致、
不一致に従いアップ（ＵＰ）又はダウン（Ｄｏｗｎ ）
カウント全行いデータ判別を行う回路において、カウン
タ出力がＵＰ＋ Ｄｏｗｎの両方向いづれでも一定の値
より小さくなることで位相エラーを検出するものであり
、一定の値を基準信号の一周期分に対応して変化させる
ことで、再生信号の周波数変化に対して一定の割合で位
相エラー’を検出することができる。
積分効果を利用し、再生信号と基準信号の極性の一致、
不一致に従いアップ（ＵＰ）又はダウン（Ｄｏｗｎ ）
カウント全行いデータ判別を行う回路において、カウン
タ出力がＵＰ＋ Ｄｏｗｎの両方向いづれでも一定の値
より小さくなることで位相エラーを検出するものであり
、一定の値を基準信号の一周期分に対応して変化させる
ことで、再生信号の周波数変化に対して一定の割合で位
相エラー’を検出することができる。
第１図は本発明による。エラー検出回路を含むディジタ
ルデータ判別回路の構成を示す。
ルデータ判別回路の構成を示す。
同図において、再生信号１１と基準信号１２は排他的論
理和（ＥＯＲ）回路２において一致、不一致が判別され
その出力１６で第１のカウンタ３のＵＰカウント＋ Ｄ
ｏｗｎカウントを行う。該第１のカウンタ３は１ビツト
セル間ごとに第１リセツトパルス１３によってリセット
される。該第１のカウンタ３の出力１７はデータ判別回
路６でデータ判別された後レジスタ９に保持される。
理和（ＥＯＲ）回路２において一致、不一致が判別され
その出力１６で第１のカウンタ３のＵＰカウント＋ Ｄ
ｏｗｎカウントを行う。該第１のカウンタ３は１ビツト
セル間ごとに第１リセツトパルス１３によってリセット
される。該第１のカウンタ３の出力１７はデータ判別回
路６でデータ判別された後レジスタ９に保持される。
第２のカウンタ４は、第１リセツトパルス１３と同じ同
期で第１リセツトパルス１３より位相がクロック源１の
出力１５の数クロック（Ｔｄ）分だけ進んだ第２リセツ
トパルス１４にエフリセットされる。該第２のカウンタ
４の出力はデコーダ５により比較値に変換され、第２リ
セツトパルスによりレジスタ７に保持される。
期で第１リセツトパルス１３より位相がクロック源１の
出力１５の数クロック（Ｔｄ）分だけ進んだ第２リセツ
トパルス１４にエフリセットされる。該第２のカウンタ
４の出力はデコーダ５により比較値に変換され、第２リ
セツトパルスによりレジスタ７に保持される。
第１のカウンタ３の出力１７と、レジスタ７の出力比較
値１９は比較器８で比較され、該比較器８の出力２０は
レジスタ１（ＨＣデータ２１と同じクロックで保持され
る。そして前記レジスタ９に保持されたデータは復調デ
ータ２２として出力され、レジスタｌＯに保持されたデ
ータは位相エラー信号２３として出力される。
値１９は比較器８で比較され、該比較器８の出力２０は
レジスタ１（ＨＣデータ２１と同じクロックで保持され
る。そして前記レジスタ９に保持されたデータは復調デ
ータ２２として出力され、レジスタｌＯに保持されたデ
ータは位相エラー信号２３として出力される。
第２閣に基準信号１２と第１リセットパルス１３３−
と第２リセツトパルス１４のタイミングを示す。
基準信号１２と第１リセツトパルスの関係は変調方式等
によシ異なるが、第１リセツトパルスの一困 〃期は１ビツトセルを示す。
によシ異なるが、第１リセツトパルスの一困 〃期は１ビツトセルを示す。
第３図にＧＣＲ方式の場合のデータ判別を例として、そ
のタイムチャートを示す。図中左側の数字は第１図に示
す回路中の各部位に対応する。
のタイムチャートを示す。図中左側の数字は第１図に示
す回路中の各部位に対応する。
また第４図は、前記再生信号１１に変動があった場合の
、各部位の電位変動のフローチャートを示す。
、各部位の電位変動のフローチャートを示す。
このような本発明によれば、データ判別回路及びそれに
付随した位相エラー検出回路が全てディジタル化でき１
回路構成が単純とな力集積イヒが極゛めて容易である。
付随した位相エラー検出回路が全てディジタル化でき１
回路構成が単純とな力集積イヒが極゛めて容易である。
・ ４、図面の簡単な説明
第１図は本発明にかかるディジタルデータ判別回路の構
成を示す回路図、第２図乃至第４図は。
成を示す回路図、第２図乃至第４図は。
第１図に示す回路のタイムチャー）１−示ｆ”ｆｌｌｌ
ｌ線図である。
ｌ線図である。
図において ｌｉは１グｃｔ−１ｙ・クー源、２は一致
判別回路４− （ＥＯＲ）ａ、４はカウンタ、５はデコーダ、６はデー
タ判別回路、７．９．１０はレジスタ、８は比較器を示
す。また、１１は再生信号、１２は基準信号、１３ｔ／
′ｉ第１リセット信号、１４は第２１７セツト信号、１
５はクロック信号、１６は一致信号、１７はカウンタ出
力信号、１８はデコーダ出力信号、１９は比較値、２０
は比較出力信号、２１はデータ信号、２２は復調データ
信号、２３は位相エラー信号である。
判別回路４− （ＥＯＲ）ａ、４はカウンタ、５はデコーダ、６はデー
タ判別回路、７．９．１０はレジスタ、８は比較器を示
す。また、１１は再生信号、１２は基準信号、１３ｔ／
′ｉ第１リセット信号、１４は第２１７セツト信号、１
５はクロック信号、１６は一致信号、１７はカウンタ出
力信号、１８はデコーダ出力信号、１９は比較値、２０
は比較出力信号、２１はデータ信号、２２は復調データ
信号、２３は位相エラー信号である。
Claims (1)
- 再生信号と同期基準信号とによシカウンタで積分比較し
データ判別全行うデジタルデータ判別回路と、前記同期
基準信号の同期をカウントし、そのカウント値より比較
値全作成する比較値発生回路と、前記ディジタルデータ
判別回路のカウンタ出力と該比較値発生回路出力と全比
較する比較回路と、前記比較回路出力を保持するレジス
タとを含む位相エラー検出回路とからなること全特徴と
するデータ判別回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10189781A JPS583120A (ja) | 1981-06-30 | 1981-06-30 | デ−タ判別回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10189781A JPS583120A (ja) | 1981-06-30 | 1981-06-30 | デ−タ判別回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS583120A true JPS583120A (ja) | 1983-01-08 |
Family
ID=14312706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10189781A Pending JPS583120A (ja) | 1981-06-30 | 1981-06-30 | デ−タ判別回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583120A (ja) |
-
1981
- 1981-06-30 JP JP10189781A patent/JPS583120A/ja active Pending
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