JPS5829035B2 - 信号検出方式 - Google Patents

Description

【発明の詳細な説明】 本発明はディジクル信号の信号検出方式に関するもので
ある。

一般に複数種類の信号が混合された入力信号の中から特
定の種類の信号を１つ抽出するような場合、ディジタル
受信器の構成としては、いわゆるＺ変換によるディジタ
ルフィルタを用いるもの、あるいは相関器を用いた信号
検出方式のものが考えられているが、装置構成上、後者
の方が簡単である。

この相関器を用いた信号検出方式は、例えば「ＰＣＭ通
信の基礎と新技術（３，３デイジタル情報の検出）」猪
瀬博著（株式会社産報１９６８年６月１０発行）に詳述
されているので、ここではその原理を簡単に説明する。

今、説明を簡単にするためにアナログ信号に関しての信
号検出方式を例にとる。

例えば高い周波数の信号と低い周波数の信号とを組合せ
て情報転送を行うＭＦ信号を例にとると、入力信号ｙ（
ｔ）がｙ（ｔ）−Ａ Ｌ ｓｉｎ （ωＬ ｔ＋θＬ）
＋ＡＨｓｉｎ （（７Ｊ Ｈｔ＋θＨ）の２つの正弦波
が混合されたものとし、このうち信号ＡＬＳｉｎ（ωＬ
ｔ＋θＬ）を検出するものとする。

ただし、ここでＬのサフィックスがついたものは低い周
波数の、Ｈは高い周波数の信号を示す。

入力信号ｙ（ｔ）の電力スペクトラムＹ（−はにより計
算される。

そこで（１）式においてωにωＬを代入すればωＬにお
ける電力が計算され、その結果Ｙ（ωＬ）が一定値以上
であれば信号Ａ Ｌ ｓｘｎ （ωＬｔ＋θＬ）ありと
判定する。

従って相関器によるディジタル信号受信器は、ｙ（ｔ）
＝ＡＬｓｉｎ（ωＬｔ＋θＬ）＋ＡＨｓｉｎ （ωＨｔ
＋θＨ）の合成液を所定のサンプリング周期でサンプリ
ングし、それぞれのサンプリング値をディジタル変換し
た結果を（１）式で有限時間Ｔにわたって演算するもの
である。

第１図は従来のディジタル信号受信器の回路構成を表す
図で、１は入力端、２および４は積回路、３は遅延回路
、５およびＴは累積加算器、８および１０は二乗回路、
６はアナログディジタル変換回路、９は局部発振器、１
１は加算器、１２は比較器、１３は閾値設定回路、１４
は出力端を示す。

局部発振器９はアナログ信号の特定角周波数ωＬをもつ
正弦波５ｉｎ（ωＩ、ｔ＋θ）を発生し、アナログディ
ジクル変換回路６を通ってディジタル化された５ｉｎ（
ωＬｔ＋θ）が積回路２に、また、遅延回路３を通って
π／２位相の遅れたｃｏｓ （ωＬｔ＋θ）が積回路４
に加わる。

そこで、入力端１に入力ディジタル信号ｙ（ｔ）を与え
ると積回路２および４においてｙ（ｔ）Ｘ ５ｉｎ（ω
Ｌｔ＋θ）およびｙ（ｔ）Ｘ ｃｏｓ （ωＬｔ＋θ）
が行われ、累積加算器５および７で容積が期間Ｔだけ累
積される。

これは（１）式における期間０〜Ｔの積分に相当する。

さらに累積加算器５および７の値はそれぞれ二乗回路８
および１０で二乗され、その値が加算器１１で加算され
る。

これは（１）式における絶対値の二乗に相当する。

加算結果は比較回路１２で閾値設定回路１３にあらかじ
め設定された値との比較が行われ、閾値を越えたときに
出力端に信号ありとして出力信号が発生する。

第２図ａは第１図の二乗回路８の構成概略図である。

ここで８１および８３はレジスタ、８２は加算器を示し
、二乗回路１０も全く同じ構成である。

この回路構成は情報処理学会編「電子計算機ハンドブッ
ク」（昭和４１年５月２５日発行）等に示された公知の
乗算器の構成を概略的に表わしたもので、その詳細な乗
法演算操作は前述の刊行物に詳述されているので、ここ
では省略するが、これらレジスタ、加算器を用いて加算
や（桁の）シフトを複数回にわたって行い二乗計算をす
るものである。

従って、このような二乗回路は複数個のレジスタや加算
器を必要とするので、ハードウェアが犬きくなるととも
にハードウェアの有効利用を図るため時分割多重使用を
試みても二乗演算に際して加算や（桁の）シフトを複数
回行わなければならないので演算時間が長くなり、この
演算速度による制限のため余り多重度を大きくすること
ができないという欠点を有する。

本発明はこれらの欠点を解決し、回路構成の簡単な、ま
た演算時間が短く、多重度の大きくとれるディジタル受
信器を提供するものである。

第２図すは第２図ａの回路における信号検出の原理を示
したものである。

ここでＸ。

、Ｘ８は（１）式におけるｊ。ｙ（ｔ）ｅ−Ｊωｔｄｔ
の余弦成分、正弦成分を示す。

従って、ｆｏｙ（ｔ）・ｅ−Ｊωｔｄｔ ＝Ｘｏ＋ＪＸ
ｓと表わされ、電力は、１０ｙ（ｔ）・ｅ−Ｊ”ｔｄｔ
ｌ”＝Ｘｏ”＋Ｘ８”＝ｒ２となり、ｒ２が一定値を越
えるか否かで信号の有無を判定する。

また第２図すでｒ＞ｒｏの領域は信号有りと判定すべき
領域、ｒ ＜ ｒ １の領域は信号無しと判定すべき領
域で、ｒｌ〈ｒ＜ｒｏの領域は信号有りと判定すべきか
、信号無しと判定すべきか確定しない領域であるので、
閾値設定回路１３ののときに信号有りと判定するのが 一般的であった。

しかしながら、このような閾値の設定に当っては、この
不確定な領域内（ｒｌ＜ｒ＜ｒｏ）ならば、適当な任意
のレベルに設定することができる。

本発明はこのことを利用して信号の有無を判定するため
の閾値を不確定な領域内で直線で表わせるレベルとし、
Ｘ、とＸ。

の演算結果（例えば二乗和（Ｘ５” ＋Ｘｏ”） ）を
閾値と比較して信号の有無を判定するのではなく、Ｘ８
とＸ。

、あるいはＸ５＋Ｘｏ、あるいは単にＸ。

またはＸｓを記憶装置のアドレスとして信号の有無をあ
らかじめ記憶装置に記憶させ、記憶装置をアクセスする
ことにより記憶装置の出力が信号の有無そのものになる
ことに特徴がある。

以下本発明を図面を参照して説明する。

第３図は本発明の１実施例を示す図で、同図すに示すよ
うに閾値をｒ １＜ ｒ ＜ ｒ。

の不確定な領域内で倒木かの直線でｒ ＝ Ｔ ｈの近
似を行い、Ｘ８とＸ。

を記憶装置のアドレスとするものである。ここで、Ｘ８
．Ｘｏの語長をＮビットすると、記憶装置の容量は２
ヒツトになり大きなハードウェアになる。

と表現する。

ただし、または ｕ ｌ”′で である 第３図ａはこれを実現するための回路構成図で、３１お
よび３３は直列並列変換回路、３２および３４はオア回
路、３５は記憶装置を示し、他は第１図と同じものを示
す。

いま、累積加算器５でｆｏｙ（ｔ）・ｅ−Ｊωｔｃｔｔ
の正弦成分Ｘ８が、累積加算器７でｆ。

ｙ（ｔ）・ｅ−ｊωｔｄｔの余弦成分Ｘ。が計算される
と、Ｘｓは３１で、Ｘｃは３３で並列に変換されＸｓは
３２でＸＮ−１からＸｎ までのオアをとり、Ｘｃは３
４でＸＮ−、からＸｎまでのオアをとす、その出力とＸ
からＸ −ｔとＸ からＸ。

−１ｍ ｎ ｍ を記憶装置３５のアドレスとしてアクセスすることによ
り信号の有無が得られる。

ただし、記憶装置３５の内容はあらかじめ例えば＋１１
１１を、他の部分には信号無し、例えば°′０′″を記
憶させておく。

ここでｎは２ｎ≧Ｔｈなる最小の整数で、ｍは閾値の要
求される精度と記憶装置の容量から決める値である。

またＴｈはｒ□＋ｒｌ 閾値で好ましい値の１例としてはＴｈ ７である。

また、５および７の累積加算器の出力が並列のときは３
１および３３の直列並列変換回路は不必要である。

この信号検出方式ではＸｓおよびＸｏの値について何ら
演算を行なわず、記憶装置をアクセスするだけなので信
号検出のための処理時間が短くなるという利点を有する
。

第４図は本発明の他の実施例を示す図で、同図すに示す
ように閾値をｒ 、 ＜ ｒ ＜ ｒ。

の不確定な領域内で１本の直線とし、ＸｓとＸ。

の値の和ＸＡ＝ｘＮ−１ＸＮっまでの論理和（これを￥
１とする）ｌビットを記憶装置のアドレスとするもので
ある。

第４図ａはこれを実現するための回路構成図で、４１は
加算器を示し、他は第３図と同じものを示す。

同図ａにおいて、累積加算器５，７でＸｓ。Ｘｏが計算
されると、これらを４１で加算し、３１で並列に変換し
、その出力Ｘ からＸ までを−１ ３２でオアをとり、その出力とｘＡからｘＡ までの
（ｎ −ｍ＋ １ ）ビットを記憶装置３５のアドレス
としてアクセスすることにより信号の有無が得られる。

ただし、記憶装置３５の内容はあらかじめ交”・２ｎ＋
Σ Ｘ、・２１≧ＴｈＡの部分には信１−ｍ ’ 号有りを、他の部分には信号無しを記憶させておく。

ここで、ｎは２ｎ≧ＴｈＡなる最小の整数で、ｍは閾値
の要求される精度と記憶装置の容量から決める値であり
、記憶容量は２ｎ−ｍ＋１ ビットとなる。

またＴｈＡは閾値で、好ましい値の１例としては図から
明らかなようにＴｈＡ＝÷（ｖ′７ｒ ｔ＋ｒｏ）であ
る。

この方式は、ＸｃとＸｓ の値を単に加算して、記憶
装置をアクセスするだけなので演算時間が短かくなると
いう利点を有する。

第５図は本発明の他の実施例を示す図で、同図すに示す
ように閾値をｒ １ ＜ｒ＜ｒ ｏの不確定な領域内に
２本の直線としてＸｓとＸｏ の値を比較して大きな
方を ）”” ＸＮ−ｔ ＸＮ−２””１１ Ｘ（１−ｔ ’
・・Ｘｍ・・・Ｘ２Ｘ１Ｘ。

とし、ＸｎからＸＮ−１までの論理和を交とし、喪とＸ
ｍからＸｎ−ｔ までを記憶装置のアドレスとするも
のである。

第５図ａはこれを実現するための回路構成図で、５１は
比較回路、５２および５３はアンド回路、５４はオア回
路を示し、他は第３図と全く同じである。

同図ａにおいて、累積加算器５，７でＸｓ。Ｘｃが計算
されると、比較回路５１でＸｓとＸｃの大小を比較する
。

比較回路５１は例えばＸｓ≧Ｘｃのときに出力＋１１９
１を送出する回路で、Ｘｓ≧Ｘｏの場合にはアンド回路
５２をＸｓが通過−オア回路５４を介して直列並列変換
回路３１に達する。

一方Ｘｓ＜Ｘｏの場合にはアンド回路５３をＸｃが通過
し、オア回路５４を介して直列並列変換回路３１に達す
る。

即ち、ＸｓとＸｏのどちらか大きい方が３１により並列
に変換し、その出力ＸｎからＸＮ−１までを３２により
オアをとり、その出力とＸｍからＸｎ−１までの（ｎ
−ｍ＋ １ ）ビットを記憶装置３５のアドレスとして
アクセスすることにより信号の有無が得られる。

ただし、記憶装置３５の内容はあらかじめ交・２ｎ＋ｎ
Ｘ Ｘｉ・２１≧ＴｈＭＩ７）部分には信号有２ｍ りを、他の部分には信号無しを記憶させておく。

ここで、ｎは２ｎ≧ＴｈＭなる最小の整数で、ｍは閾値
の要求される精度と記憶装置の容量から決める値であり
、記憶容量は２ ｎ −ｍ＋１ ビットとなる０また
、ＴｈＭは閾値で、好ましい値の１例は１ ｒ□ 図から明らかなようにＴｈＭ＝Ｈ（１，￥＋・・）７あ
る・この方式では、Ｘｓ、Ｘｃの値について何ら演算を
行わず、比較動作を行って記憶装置をアクセスするだけ
なので信号検出のための処理時間が短かくなるという利
点を有する。

以上から明らかなように本発明によれば、簡単な回路構
成でハードウェアが大きくならず、また、加算を複数回
数繰り返すこともなく演算時間も短縮でき、時分割多重
化において充分にその多重度を大きくすることができる
。

【図面の簡単な説明】

第１図は従来のディジタル信号受信器の回路構成を示す
ブロック図、第２図においてａは第１図における二乗回
路８の詳細図、ｂはａにおける閾値を示す説明図、第３
図、第４図、第５図においてａはそれぞれ本発明の実施
例を示し、ｂはそれぞれの閾値を示す説明図である。 １は入力端、１４は出力端、２，４は積回路、３は遅延
回路、５，７は累積加算器、６はアナログディジタル変
換回路、８，１０は二乗回路、９は局部発振器、１１は
加算器、１２は比較器、１３は閾値設定回路、３１．３
３は直列並列変換回路、３２，３４，５４はオア回路、
３５は記憶装置、４１は加算器、５１は比較回路、Ｔｏ
、ＴｈｍＴｈＡ、ＴｈＭはそれぞれの閾値を示す。

Claims (1)

1. 【特許請求の範囲】 １ ディジタル入力信号ｙ（ｔ）に対して特定の角周波
   数ω。 についての有限時間Ｔにわたるフーリエ積分 ｆ
   −ｊω。 ｔ の正弦成分をＸ８ｏｙ（ｔ）ｅ ｄｔ （＞０ ）、余弦成分をＸ。 （＞０ ）としたときにＸ、−Ｘｏ平面上で信号有りと
   判定すべき領域と信号無しと判定すべき領域との間の不
   確定領域に閾値を設け、該Ｘ、とＸ。 の値の処理結果が該閾値を越えるか否かで特定角周波数
   ω。 をもつ信号の有無を判定する信号検出方式において、Ｘ
   ５とＸ。 から作成した２通信号のあらかじめ設定されたビットよ
   り最上位ビットまでの論理和と前記あらかじめ設定され
   たビットを含まない下位のあらかじめ設定されたビット
   までをアドレスとして信号の有無をあらかじめ記憶装置
   に記憶させ、以後、前記アドレスを用いて前記記憶装置
   を読み出し、特定角周波数ω。 をもつ信号の有無を判定することを特徴とする信号検出
   方式。 ２ Ｘ８とＸ。 から作成した２通信号として、Ｘ８とＸ６の値を用いる
   ことを特徴とする特許請求の範囲第１項記載の信号検出
   方式。 ３ Ｘ、とＸ。 から作成した２通信号として、Ｘ８とＸ。 の値の和（Ｘ５＋Ｘｏ）を用いることを特徴とする特許
   請求の範囲第１項記載の信号検出方式。 ４ ＸＳとＸ。 から作成した２通信号として、Ｘ。とＸ。 の値の大きな方を用いることを特徴とする特許請求の範
   囲第１項記載の信号検出方式。