JPH0156428B2 - - Google Patents
Info
- Publication number
- JPH0156428B2 JPH0156428B2 JP11903283A JP11903283A JPH0156428B2 JP H0156428 B2 JPH0156428 B2 JP H0156428B2 JP 11903283 A JP11903283 A JP 11903283A JP 11903283 A JP11903283 A JP 11903283A JP H0156428 B2 JPH0156428 B2 JP H0156428B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- input
- integration
- output
- integrator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000010354 integration Effects 0.000 claims description 29
- 238000000034 method Methods 0.000 claims description 5
- 238000006243 chemical reaction Methods 0.000 claims description 4
- 101100161158 Cucurbita pepo ACC1A gene Proteins 0.000 description 8
- 101100161164 Cucurbita pepo ACS2 gene Proteins 0.000 description 8
- 238000009825 accumulation Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 101710190443 Acetyl-CoA carboxylase 1 Proteins 0.000 description 1
- 102100021334 Bcl-2-related protein A1 Human genes 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/509—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination for multiple operands, e.g. digital integrators
- G06F7/5095—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination for multiple operands, e.g. digital integrators word-serial, i.e. with an accumulator-register
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- General Engineering & Computer Science (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
(イ) 発明の技術分野
本発明は被積算入力が複数ある場合の積算方式
に関する。
に関する。
(ロ) 技術の背景
電子計算機等へ入力されるデータの中には、同
時に入力されて何万回とか、何十万回とかいうオ
ーダで積算しなければならない性質の多数のデー
タがある。このようなデータを単一の電子計算機
に入力して上述のような処理をさせようとする
と、リアルタイムでの処理が困難乃至不可能にな
るばかりでなく、その積算回路を複雑にしなけれ
ばならない。
時に入力されて何万回とか、何十万回とかいうオ
ーダで積算しなければならない性質の多数のデー
タがある。このようなデータを単一の電子計算機
に入力して上述のような処理をさせようとする
と、リアルタイムでの処理が困難乃至不可能にな
るばかりでなく、その積算回路を複雑にしなけれ
ばならない。
このようなことから、上述のような性質のデー
タに対する斬新な積算手段の開発が要望されてい
る。
タに対する斬新な積算手段の開発が要望されてい
る。
(ハ) 発明の目的
本発明は上述したような要望に応えるべく創案
されたもので、その目的は回路の簡単化を享受し
つつ、その回路の分割もなし得ると共に、そのパ
イプライン化も推進し得る積算方式を提供するこ
とにある。
されたもので、その目的は回路の簡単化を享受し
つつ、その回路の分割もなし得ると共に、そのパ
イプライン化も推進し得る積算方式を提供するこ
とにある。
(ニ) 発明の構成
そして、この目的は、複数の被積算符号入力デ
ータを各別のオフセツトバイナリ変換器で変換
し、その変換データをそのデータ用の積算回路手
段で積算し、その積算値を逆変換回路手段で積算
符号化データに変換することによつて、達成され
る。
ータを各別のオフセツトバイナリ変換器で変換
し、その変換データをそのデータ用の積算回路手
段で積算し、その積算値を逆変換回路手段で積算
符号化データに変換することによつて、達成され
る。
(ホ) 発明の実施例
以下、添付図面を参照しながら本発明の実施例
を説明する。
を説明する。
添付図面は本発明の一実施例を示す。この図に
おいて、１は被積算符号付ｎビツト入力データＡ
を受けるオフセツトバイナリ変換器、２は被積算
符号付ｎビツト入力データＢを受けるオフセツト
バイナリ変換器である。これらの変換器１，２の
出力はゲート信号Ｇでゲートされる、対応するア
ンドゲート３，４を経て対応する第１の積算器
ACC１Ａ，ACC１Ｂの一方の入力へ接続される。
積算器ACC１Ａ，ACC１Ｂの他方の入力へは
夫々、ｎビツトレジスタ５，６の出力が接続され
ている。積算器ACC１Ａ，ACC１Ｂの出力は
夫々、対応するｎビツトレジスタ５，６の入力へ
接続されている。積算器ACC１Ａ，ACC１Ｂの
キヤリア出力７，８は対応する第２の積算器
ACC２Ａ，ACC２Ｂの一方の入力へ接続されて
いる。積算器ACC２Ａ，ACC２Ｂの他方の入力
へは夫々、ｍビツトレジスタ９，１０の出力が接
続されている。積算器ACC２Ａ，ACC２Ｂの出
力は夫々、対応するｍビツトレジスタ９，１０の
入力へ接続されている。レジスタ５，６，９，１
０はクリア信号Ｃによつてリセツトされるように
なつている。ｍビツトレジスタ９及びｎビツトレ
ジスタ５の各ビツトの内容は第１の（ｍ＋ｎ）ビ
ツトレジスタ１１の対応するビツトにセツトされ
るようになつている。同様に、ｍビツトレジスタ
１０及びｎビツトレジスタ６の各ビツトの内容は
第１の（ｍ＋ｎ）ビツトレジスタ１２の対応する
ビツトにセツトされるようになつている。第１の
（ｍ＋ｎ）ビツトレジスタ１１，１２の出力はマ
ルチプレクサ１３によつて選択的に加算器１４の
一方の入力へ接続されている。
おいて、１は被積算符号付ｎビツト入力データＡ
を受けるオフセツトバイナリ変換器、２は被積算
符号付ｎビツト入力データＢを受けるオフセツト
バイナリ変換器である。これらの変換器１，２の
出力はゲート信号Ｇでゲートされる、対応するア
ンドゲート３，４を経て対応する第１の積算器
ACC１Ａ，ACC１Ｂの一方の入力へ接続される。
積算器ACC１Ａ，ACC１Ｂの他方の入力へは
夫々、ｎビツトレジスタ５，６の出力が接続され
ている。積算器ACC１Ａ，ACC１Ｂの出力は
夫々、対応するｎビツトレジスタ５，６の入力へ
接続されている。積算器ACC１Ａ，ACC１Ｂの
キヤリア出力７，８は対応する第２の積算器
ACC２Ａ，ACC２Ｂの一方の入力へ接続されて
いる。積算器ACC２Ａ，ACC２Ｂの他方の入力
へは夫々、ｍビツトレジスタ９，１０の出力が接
続されている。積算器ACC２Ａ，ACC２Ｂの出
力は夫々、対応するｍビツトレジスタ９，１０の
入力へ接続されている。レジスタ５，６，９，１
０はクリア信号Ｃによつてリセツトされるように
なつている。ｍビツトレジスタ９及びｎビツトレ
ジスタ５の各ビツトの内容は第１の（ｍ＋ｎ）ビ
ツトレジスタ１１の対応するビツトにセツトされ
るようになつている。同様に、ｍビツトレジスタ
１０及びｎビツトレジスタ６の各ビツトの内容は
第１の（ｍ＋ｎ）ビツトレジスタ１２の対応する
ビツトにセツトされるようになつている。第１の
（ｍ＋ｎ）ビツトレジスタ１１，１２の出力はマ
ルチプレクサ１３によつて選択的に加算器１４の
一方の入力へ接続されている。
１５は上述積算手段に共通した積算回数計手段
で、これは例えばｍビツトカウンタから成り、そ
の最上位ビツトに“０”を１ビツト拡張して（１
＋ｍ）ビツト出力を発生し、且つ、クリア信号Ｃ
によつてクリアされ、積算開始信号Ｓによつて積
算が開始され、そして積算停止信号Ｐによつてそ
の積算が停止されるように構成されている。
で、これは例えばｍビツトカウンタから成り、そ
の最上位ビツトに“０”を１ビツト拡張して（１
＋ｍ）ビツト出力を発生し、且つ、クリア信号Ｃ
によつてクリアされ、積算開始信号Ｓによつて積
算が開始され、そして積算停止信号Ｐによつてそ
の積算が停止されるように構成されている。
１６はｍビツトカウンタ１５の（１＋ｍ）ビツ
ト出力を上位ビツトとし、その下位（ｎ―１）ビ
ツトのいづれのビツトにも“０”を入力するよう
に構成された第２の（ｍ＋ｎ）ビツトレジスタで
ある。
ト出力を上位ビツトとし、その下位（ｎ―１）ビ
ツトのいづれのビツトにも“０”を入力するよう
に構成された第２の（ｍ＋ｎ）ビツトレジスタで
ある。
１７はレジスタ１６の出力を受ける補数器で、
その出力は加算器１４の他方の入力へ接続されて
いる。
その出力は加算器１４の他方の入力へ接続されて
いる。
上述のように回路を構成しているから、被積算
符号付ｎビツト入力データを2m―１回の積算まで
オーバーフローが生じない回路となつている 次に、上述構成の下での積算態様を説明する。
先ず、積算動作を開始する前に、カウンタ１５、
並びにレジスタ５，６，９，１０がクリア信号Ｃ
でクリアされる。
符号付ｎビツト入力データを2m―１回の積算まで
オーバーフローが生じない回路となつている 次に、上述構成の下での積算態様を説明する。
先ず、積算動作を開始する前に、カウンタ１５、
並びにレジスタ５，６，９，１０がクリア信号Ｃ
でクリアされる。
然る後に、被積算符号付ｎビツト入力データ
Ａ，Ｂ、例えば“0000”が入力され、オフセツト
バイナリ変換器１，２でオフセツトバイナリ変換
されて“1000”となる。
Ａ，Ｂ、例えば“0000”が入力され、オフセツト
バイナリ変換器１，２でオフセツトバイナリ変換
されて“1000”となる。
その変換データがゲート信号Ｇを受けるアンド
ゲート３，４を経て積算器ACC１Ａ，ACC１Ｂ
の一方の入力へ供給されると同時に、ｎビツトレ
ジスタ５，６の出力が積算器ACC１Ａ，ACC１
Ｂの他方の入力へ供給されて積算が開始される。
ゲート３，４を経て積算器ACC１Ａ，ACC１Ｂ
の一方の入力へ供給されると同時に、ｎビツトレ
ジスタ５，６の出力が積算器ACC１Ａ，ACC１
Ｂの他方の入力へ供給されて積算が開始される。
この積算が開始される時刻には、積算開始信号
Ｓがカウンタ１５へ供給されて上述積算器ACC
１Ａ，ACC１Ｂでの積算毎に１だけカウントア
ツプされる。又、その積算において、積算器
ACC１Ａ，ACC１Ｂからキヤリが発生すると、
そのキヤリはそれまでに発生したキヤリを積算し
た値（レジスタ９，１０にある値）と積算器
ACC２Ａ，ACC２Ｂで積算されてレジスタ９，
１０にセツトされる。
Ｓがカウンタ１５へ供給されて上述積算器ACC
１Ａ，ACC１Ｂでの積算毎に１だけカウントア
ツプされる。又、その積算において、積算器
ACC１Ａ，ACC１Ｂからキヤリが発生すると、
そのキヤリはそれまでに発生したキヤリを積算し
た値（レジスタ９，１０にある値）と積算器
ACC２Ａ，ACC２Ｂで積算されてレジスタ９，
１０にセツトされる。
このようにして積算が所定回数、例えば10回行
なわれると、信号Ｇが“０”となり、又信号Ｓが
“０”となると共に信号Ｐが“１”となつて積算
動作は終了する。この積算終了時の積算値（上記
例示では、“01010000”）が第１の（ｍ＋ｎ）ビツ
トレジスタ１１，１２にセツトされる。
なわれると、信号Ｇが“０”となり、又信号Ｓが
“０”となると共に信号Ｐが“１”となつて積算
動作は終了する。この積算終了時の積算値（上記
例示では、“01010000”）が第１の（ｍ＋ｎ）ビツ
トレジスタ１１，１２にセツトされる。
又、上述の所定積算回数（上記例示の10回即ち
“1010”）はカウンタ１５にあり、この値が第２の
（ｎ＋ｍ）ビツトレジスタ１６に上述したような
セツト態様でセツトされ、例えばレジスタ１６に
“01010000”となつて入り、この値が補数器１７
で補数化されて加算器１４の他方の入力へ与えら
れる。
“1010”）はカウンタ１５にあり、この値が第２の
（ｎ＋ｍ）ビツトレジスタ１６に上述したような
セツト態様でセツトされ、例えばレジスタ１６に
“01010000”となつて入り、この値が補数器１７
で補数化されて加算器１４の他方の入力へ与えら
れる。
その加算器１４の一方の入力にはマルチプレク
サ１３を経て第１の（ｍ＋ｎ）ビツトレジスタの
値が与えられている。従つて、加算器１４からは
符号付（ｍ＋ｎ）ビツト（上記例示では
“0000000”）が出力される。
サ１３を経て第１の（ｍ＋ｎ）ビツトレジスタの
値が与えられている。従つて、加算器１４からは
符号付（ｍ＋ｎ）ビツト（上記例示では
“0000000”）が出力される。
上述のところから明らかになるように、第２の
積算器ACC２Ａ，ACC２Ｂが簡単になるばかり
でなく、積算回路が多数になり、積算結果を同時
に読み出す必要がない場合には、カウンタ１５及
び加算器１４が夫々１つあれば足りることになる
ので、全体として回路が簡単になる。又、積算を
オフセツトバイナリで行なうから、回路を分割し
て構成し易くなり、パイプライン化の容易性も得
られる。又、上述のようなデータのリアルタイム
の処理も可能になる。
積算器ACC２Ａ，ACC２Ｂが簡単になるばかり
でなく、積算回路が多数になり、積算結果を同時
に読み出す必要がない場合には、カウンタ１５及
び加算器１４が夫々１つあれば足りることになる
ので、全体として回路が簡単になる。又、積算を
オフセツトバイナリで行なうから、回路を分割し
て構成し易くなり、パイプライン化の容易性も得
られる。又、上述のようなデータのリアルタイム
の処理も可能になる。
上記実施例においては、ｎビツトレジスタとｍ
ビツトレジスタの２つのレジスタを用いる場合に
ついて示しているが、ｍビツトレジスタに類する
レジスタを更に重ねて用いる構成にしてもよい。
ビツトレジスタの２つのレジスタを用いる場合に
ついて示しているが、ｍビツトレジスタに類する
レジスタを更に重ねて用いる構成にしてもよい。
(ヘ) 発明の効果
以上述べたように、本発明によれば、
回路の簡易化を享受しつつ、
その分割性が得られてパイプライン化を推進
し、 データのリアルタイム処理も可能になる、等
の効果が得られる。
し、 データのリアルタイム処理も可能になる、等
の効果が得られる。
添付図面は本発明の一実施例を示す図である。
図中、１，２はオフセツトバイナリ変換器、
３，４はアンドゲート、ACC１Ａ，ACC１Ｂは
第１の積算器、５，６はｎビツトレジスタ、
ACC２Ａ，ACC２Ｂは第２の積算器、９，１０
はｍビツトレジスタ、１１，１２は第１の（ｍ＋
ｎ）ビツトレジスタ、１３はマルチプレクサ、１
４は加算器、１５は積算回数計数手段、１６は第
２の（ｍ＋ｎ）ビツトレジスタ、１７は補数器で
ある。
３，４はアンドゲート、ACC１Ａ，ACC１Ｂは
第１の積算器、５，６はｎビツトレジスタ、
ACC２Ａ，ACC２Ｂは第２の積算器、９，１０
はｍビツトレジスタ、１１，１２は第１の（ｍ＋
ｎ）ビツトレジスタ、１３はマルチプレクサ、１
４は加算器、１５は積算回数計数手段、１６は第
２の（ｍ＋ｎ）ビツトレジスタ、１７は補数器で
ある。
Claims (1)
- 【特許請求の範囲】 １ 複数の入力端子から並列に入力される複数の
符号付きｎビツトのデータを各入力端子対応の積
算回路手段で並列に積算し、かつその積算結果を
各入力端子対応毎に出力する積算方式において、 上記各入力端子対応に、入力される符号付ｎビ
ツト入力データをオフセツトバイナリ変換する変
換器を設け、各積算回路手段ではオフセツトバイ
ナリのデータを積算するとともに、全入力端子に
共通にオフセツトバイナリの積算値を符号付きデ
ータに逆変換する逆変換回路手段を設け、 上記各積算回路手段は、前記オフセツトバイナ
リ変換されたｎビツトを一方の積算入力に受ける
第１の積算器と、該第１の積算器のｎビツト出力
をセツトし、そのセツト出力を上記第１の積算器
の他方の積算入力に接続するｎビツトレジスタ
と、上記第１の積算器のキヤリ出力を一方の積算
入力に受ける第２の積算器と、該第２の積算器の
ｍビツト出力をセツトし、そのセツト出力を上記
第２の積算器の他方の積算入力に接続するｍビツ
トレジスタと、該ｍビツトレジスタ及びｎビツト
レジスタの出力に接続された第１の（ｍ＋ｎ）ビ
ツトレジスタとから成り、 上記逆変換回路手段は、上記各積算回路手段の
積算回数を共通に計数し、かつ最上位ビツトに
“０”を１ビツト拡張して（１＋ｍ）ビツトを発
生するように構成されたｍビツトカウンタと、該
ｍビツトカウンタの（１＋ｍ）ビツト出力を上位
に受け、いづれのビツトも“０”である（ｎ―
１）ビツトを下位に受ける第２の（ｍ＋ｎ）ビツ
トレジスタと、該第２の（ｍ＋ｎ）ビツトレジス
タの出力へ接続された補数器と、上記第１の（ｍ
＋ｎ）ビツトレジスタの出力へ一方の入力が接続
され、 上記補数器の出力へ他方の入力が接続される加
算器とから成ることを特徴とする積算方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11903283A JPS6010334A (ja) | 1983-06-30 | 1983-06-30 | 積算方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11903283A JPS6010334A (ja) | 1983-06-30 | 1983-06-30 | 積算方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6010334A JPS6010334A (ja) | 1985-01-19 |
| JPH0156428B2 true JPH0156428B2 (ja) | 1989-11-30 |
Family
ID=14751282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11903283A Granted JPS6010334A (ja) | 1983-06-30 | 1983-06-30 | 積算方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010334A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6398071A (ja) * | 1986-10-14 | 1988-04-28 | Nec Corp | 演算回路 |
| JPS63157269A (ja) * | 1986-12-22 | 1988-06-30 | Nec Corp | 演算回路 |
-
1983
- 1983-06-30 JP JP11903283A patent/JPS6010334A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6010334A (ja) | 1985-01-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01305725A (ja) | ディジタル・アナログ変換装置 | |
| JPS6337741A (ja) | デジタル・ヘテロダイン回路 | |
| US4774686A (en) | Serial digital signal processing circuitry | |
| JPH0156428B2 (ja) | ||
| US3716843A (en) | Modular signal processor | |
| JPH09128213A (ja) | ブロックフローティング処理システムおよび方法 | |
| JP3210356B2 (ja) | データのゼロ判定装置 | |
| JPH0472421B2 (ja) | ||
| JP2629737B2 (ja) | アキュムレータ | |
| JP2674810B2 (ja) | 多重化ｎ連一致保護回路 | |
| JP2000022544A (ja) | Ｄ／ａ変換装置 | |
| SU903893A1 (ru) | Цифровой коррелометр | |
| SU762007A1 (ru) | Цифровой фильтр 1 | |
| JP2576568B2 (ja) | Ｄ−ａ変換器 | |
| JPS61214026A (ja) | デイジタル累算器 | |
| JPS61105640A (ja) | 並列補数回路 | |
| SU1140135A1 (ru) | Устройство дл св зи аналоговой и цифровых вычислительных машин | |
| SU1396280A2 (ru) | Преобразователь двоичного кода в двоично-дес тичный код угловых единиц | |
| JPH02294777A (ja) | ディジタル信号処理プロセッサ | |
| JP2624738B2 (ja) | 丸め処理方式 | |
| JPS60126922A (ja) | Ａ／ｄ変換装置 | |
| CN113031913A (zh) | 乘法器、数据处理方法、装置及芯片 | |
| JPS6124331A (ja) | アナログ−デイジタル変換器 | |
| JP2536489B2 (ja) | 圧縮デ−タ復号化装置 | |
| JPS622331B2 (ja) |