JPS5828776B2 - 出力制御回路 - Google Patents

Description

【発明の詳細な説明】 この発明は、１つの入力に基づく複数の出力をタイミン
グをずらせて立下がらせる一方、逆の順序でタイミング
をずらせて立上がらせる出力別の回路に関するものであ
る。

従来のこの種出力制御回路は、複数のシュミット回路を
用い、各々の初段トランジスタのバイアス定数をかえる
ように構成されている。

その一例を第１図に示せば、図中１は第１のシュミット
回路で、このシュミット回路１は初段トランジスタ２、
後段トランジスタ３および抵抗４〜１０で構成される。

１１は第２のシュミット回路で、このシュミット回路１
１は同様に、初段トランジスタ１２、後段トランジスタ
１３および抵抗１４〜２０で構成される。

ここで、初段トランジスタ２，１２各々のベースと接地
間に接続される抵抗５，１５は、抵抗５く抵抗１５に設
定される。

また、２１゜２２は第１、第２のシュミット回路１，１
１０電源端子、２３は上記初段トランジスタ２，１２０
ベースに接続される共通の入力信号源、２４．２５は後
段トランジスタ３，１３０コレクタに接続された出力端
子である。

上述のように、初段トランジスタ２，１２各々のベース
と接地間に接続される抵抗５，１５は、抵抗５く抵抗１
５に設定される。

したがって、第２図Ａに入力信号波形を示すが、この入
力信号が今、同図に示すように立下がると、まず第１の
シュミット回路１の初段トランジスタ２がオフする。

そして、それに伴い同シュミット回路１の後段トランジ
スタ３がオンし、これにより同シュミット回路１の出力
端子２４の出力電圧が第２図Ｂに示すように立下がる。

その後、第２のシュミット回路１１の初段トランジスタ
１２がオフし、それに伴い同様にして同シュミット回路
１１の出力端子２５の出力電圧が第２図Ｃに示すように
立下がる。

一方、第２図Ａに示した入力信号が同図に示すように立
下がると、まず第２のシュミット回路１１の初段トラン
ジスタ１２がオンする。

そして、それに伴い同シュミット回路１１の後段トラン
ジスタ１３がオフし、これにより同シュミット回路１１
の出力端子２５の出力電圧が上記第２図Ｃに示すように
立上がる。

その後、第１のシュミット回路１の初段トランジスタ２
がオンし、それに伴い同様にして同シュミット回路１の
出力端子２４の出力電圧が上記第２図Ｂに示すように立
上がる。

以上のように、従来の出力制御回路は、複数のシュミッ
ト回路を用い、各々の初段トランジスタのバイアス定数
をかえることによって、１つの入力（入力信号）に基づ
く複数の出力（出力電圧）を、タイミングをずらせて立
下がらせる一方、逆の順序でタイミングをずらせて立上
がらせている。

しかるに、このような出力制御回路では、シュミット回
路を用いているため、使用トランジスタ数が増え、構成
が複雑になるとともにコスト高になる。

この発明は上記の点に鑑みなされたもので、使用トラン
ジスタの数が減り、構成の簡略化およびコストダウンを
計ることができる出力制御回路を提供することを目的と
する。

以下この発明の一実施例を図面を参照して説明すると、
第３図において、３１は入力信号源で、この入力信号源
３１は抵抗３２を介してＮＰＮ形の第１のトランジスタ
３３のベース（第３の端子）に接続される。

この第１のトランジスタ３３のコレクタ（第２の端子）
には、抵抗３４とコンデンサ３５とを並列接続してなる
時定数回路３６の一端が接続されており、この時定数回
路３６の他端は電源端子３１に接続される。

また、第１のトランジスタ３３のコレクタは抵抗３８を
介してＮＰＮ形の第２のトランジスタ３９０ベース（第
３ （７）ｉ子）に接続され、このベースは抵抗４０を
介して接地される。

さらに、第１のトランジスタ３３のコレクタは抵抗４１
を介してＮＰＮ形の第３のトランジスタ４２０ベース（
第３の端子）に接続され、このベースは抵抗４３を介し
て接地される。

上記第２のトランジスタ３９はコレクタが抵抗４４を介
して電源端子３７に接続されるとともに、第１の出力端
子４５に直結される。

また第３のトランジスタ４２はコレクタが抵抗４６を介
して電源端子３７に接続されるとともに、第２の出力端
子４７に接続される。

さらに、第１ないし第３のトランジスタ３３，３９．４
２はエミッタ（第１の端子）が共通に接続されるもので
、この共通接続部は抵抗４８を介して接地される。

なお、第２および第３のトランジスタ３９．４２に対す
るバイアス回路を構成する抵抗３８，４０，４Ｌ４３は
、抵抗４０＝抵抗４３、抵抗３８〉抵抗４１に設定され
る。

次に、このように構成された出力制御回路の動作を説明
する。

第４図Ａに入力信号波形を示すが、この入力信号が今、
同図に示すように立上がると、第１のトランジスタ３３
がオンし始める。

この場合、第１のトランジス、り３３のコレクタには時
定数回路３６が接続されている。

したがって、第１のトランジスタ３３０オンに伴い、そ
のコレクタ電位が、時定数回路３６つまり抵抗３４とコ
ンデンサ３５０時定数をもって下がり接地電位に近づく
。

ここで、上述したように、抵抗３８，４０゜４１．４３
は、抵抗４０＝抵抗４３、抵抗３８〉抵抗４１に設定さ
れている。

したがって、第１のトランジスタ３３のコレクタ電位が
ある時定数をもって下がると、第２のトランジスタ３９
０ベースバイアスが早い時点で下がるため、まず第２の
トランジスタ３９がオフし、これにより第１の出力端子
４５の出力電圧が第４図Ｃに示すようにまず立上がる。

その後、第２のトランジスタ３９がオフしても、第１の
トランジスタ３３のコレクタ電位はある時定数をもって
下がり続け、それによってエミッタ共通接続部の電位よ
り第３のトランジスタ４２０ベース電圧が下がると、第
３のトランジスタ４２がオフするもので、これにより第
２の出力端子４７の出力電圧が第４図Ｂに示すように立
上がる。

一方、第４図Ａに示した入力信号が、第１のトランジス
タ３３をオフする方向に、同上図に示すように立下がる
と、コンデンサ３５に電荷が充電されているために、第
１のトランジスタ３３のコレクタ電位が、時定数回路３
６つまり抵抗３４とコンデンサ３５０時定数をもって次
第に上がり電源電圧に近づく。

すると、上述した抵抗３８と抵抗４１の定数の違いによ
り、まず第３のトランジスタ４２がオンとなり、これに
より第２の出力端子４７の出力電圧が第４図Ｂに示すよ
うにまず立下がる。

その後、第３のトランジスタ４２がオンしても、第１の
トランジスタ３３のコレクタ電位はある時定数をもって
上がり続け、それによってエミッタ共通接続部の電位よ
り第２のトランジスタ３９０ベース電圧が上がると、第
２のトランジスタ３９がオンするもので、これにより第
１の出力端子４５の出力電圧が第４図Ｃに示すように立
下がる。

また、このような出力制御回路においては、正帰還動作
が行われる。

この正帰還動作を、入力信号の立上がり時について説明
すれば、入力信号が立上がることによって第１のトラン
ジスタ３３がオンし始めると、上述のようにまず第２の
トランジスタ３９がオフされてくるので共通エミッタの
電位が下がるようになり、これは第１のトランジスタ３
３にとって電流のより流れる方向である。

したがって、第１のトランジスタ３３のコレクタ電位が
さらに下がり、これにより第２のトランジスタ３９に流
れる電流がさらに減る。

また、第１のトランジスタ３３のコレクタ電位が下がる
と、第３のトランジスタ４２０ベースバイアスが浅くな
るため第３のトランジスタ４２にも電流が流れなくなる
。

すると、第１のトランジスタ３３により電流が流れるも
ので、以上のような正帰還動作が行われる。

したがって、上述のようなこの発明による出力制御回路
によれば、１つの入力（入力信号）に基づく複数の出力
（出力電圧）を、タイミングをずらして立上がらせる一
方、逆の順序でタイミングをずらして立下がらせること
ができ、従来と同様に動作するものであるが、入力信号
立上り、立下がり時の第１のトランジスタコレクタ電位
の上昇、下降に時定数をもたせ、そのコレクタ電位を各
々異った定数で第２以降の出力制御用のトランジスタの
ベースに供給するように構成したので、従来に比較して
使用トランジスタの数を減らし、構成の簡略化およびコ
ストダウンを計ることができる。

たとえば、上記実施例では２つの出力電圧を得る場合で
あるが、５つの出力電圧を上述のように得ようとすると
、従来は１０個のトランジスタが必要であったが、この
発明によれば６個のトランジスタですむようになる。

この発明による出力制御回路、特に上記一実施例による
出力制御回路はＦＭチューナに使用される。

第５図はそのＦＭチューナを示す図で、図中５１はアン
テナ、５２はフロントエンド、５３は中間周波増幅器、
５４は検波器、５５はフェーズロックドループステレオ
復調器（以下ＰＬＬＭＰＸ回路と称す）、５６は出力端
子、５７はこの出力端子５６とＰＬＬＭＰＸ回路５５間
に介在されたＦＥＴスイッチである。

また、５８は検波器５４の出力に接続される信号検出回
路、５９はこの信号検出回路５８の出力に接続された上
記一実施例による出力制御回路、６０はこの出力制御回
路５９の第１の出力端子４５に接続され、上記ＦＥＴス
イッチ５Ｔをオフするミューティング回路、６１は出力
制御回路５９の第２の出力端子４７に接続され、ＰＬＬ
ＭＰＸ回路５５の電圧制御発振器（以下ｖＣＯと称す）
をオフするｖＣＯキラー回路である。

このようなＦＭチューナは、ＰＬＬＭＰＸ回路５５のｖ
ＣＯからのラジエーション防害を防止するために、ＦＭ
信号を受信した時のみｖＣＯを動作（オン）させ、離調
時はｖＣＯをｖＣＯキラー回路６１でオフさせるように
したものである。

この時、ＶＣＯをオン、オフさせるとショックノイズが
生じる。

したがって、ＦＥＴスイッチ５７が設けられており、こ
のＦＥＴスイッチ５７と関連してＶＣＯをオン、オフさ
せる。

そこで、出力制御回路５９が用いられており、この出力
制御回路５９は、ＦＭ信号受信時、入力信号（検波器５
４出力を入力とした信号検出回路５８の出力信号）が立
下がる。

すなわち、ＦＭ信号受信時は、まず出力制御回路５９の
第２の出力端子４１の出力電圧、つまりｖＣＯキラー回
路６１０入力電圧が立下がり、このＶＣＯキラー回路６
１がオフするもので、よってまずＰＬＬＭＰＸ回路５５
のＶＣＯがオンする。

その後、出力制御回路５９の第１の出力端子４５の出力
電圧、つまりミューティング回路６００入力電圧が立下
がり、このミューティング回路６０がオフしてＦＥＴス
イッチ５７がオンするもので、このような順序でｖＣＯ
とＦＥＴスイッチ５７をオンすることにより、ショック
ノイズの発生が防止される。

一方、離調時は出力制御回路５９０入力信号が立上がる
。

したがって、まず出力制御回路５９の第１の出力端子４
５の出力電圧、つまりミーティング回路６０の入力電圧
が立上がり、このミーティング回路６０がオンするよう
になり、これによりまずＦＥＴスイッチ５７がオフする
。

その後、出力制御回路５９の第２の出力端子４７の出力
電圧、すなわち、■ＣＯキラー回路６１０入力電圧が立
上がり、この■ＣＯキラー回路６１がオンしてｖＣＯが
オフするもので、このような順序でｖＣＯとＦＥＴスイ
ッチ５７をオフすることにより、離調時のショックノイ
ズの発生も防止される。

なお、第３図に示した実施例ではＮＰＮ形のトランジス
タを使用して出力制御回路を構成したが、この出力制御
回路を電界効果形トランジスタを使用して構成してもよ
く、この場合はドレイン、ソースが第１、第２の端子に
相当し、ゲートが第３の端子に相当する。

以上詳述したが、この発明によれば構成の簡略化および
コストダウンを計ることができ、非常に犬なる効果を有
する出力制御回路を提供できる。

【図面の簡単な説明】

第１図は従来の出力制御回路を示す結線図、第２図人な
いしＣは従来の回路における入力信号、出力電圧波形図
、第３図はこの発明による出力制御回路の一実施例を示
す結線図、第４図人ないしＣは第３図の回路における入
力信号、出力電圧波形図、第５図は第３図出力制御回路
を用いたＦＭチューナを示す構成図である。 ３１・・・・・・入力信号源、３３・・・・・・第１の
トランジスタ、３４・・・・・・抵抗、３５・・・・・
・コンデンサ、３６・・・・・・時定数回路、３８・・
・・・・抵抗、３９・・・・・・第２のトランジスタ、
４０，４１・・・・・・抵抗、４２・・・・・・第３の
トランジスタ、４３・・・・・・抵抗、４５・・・・・
・第１の出力端子、４７・・・・・・第２の出力端子、
４９・・・・・・出力制御回路。

Claims (1)

【特許請求の範囲】
1. １３つの端子を有し、各々の第１の端子を共通接続した
   複数のトランジスタと、第３の端子に印加される入力信
   号の立上り及び立下りに伴う第１のトランジスタの第２
   の端子電位の上昇、下降に時定数をもたせる時定数回路
   と、上記第１のトランジスタの第２の端子電位を各々異
   なった定数で第２以降のトランジスタの各第３の端子に
   バイアス電圧として供給するバイアス回路とを具備し、
   上記第２以降のトランジスタの各第２の端子より各々立
   上り、立下がりのタイミングの異なる出力を得るように
   したことを特徴とする出力制御回路。