JPS5824880A - 電子時計の変換機駆動回路 - Google Patents
電子時計の変換機駆動回路Info
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- JPS5824880A JPS5824880A JP12707782A JP12707782A JPS5824880A JP S5824880 A JPS5824880 A JP S5824880A JP 12707782 A JP12707782 A JP 12707782A JP 12707782 A JP12707782 A JP 12707782A JP S5824880 A JPS5824880 A JP S5824880A
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- G—PHYSICS
- G04—HOROLOGY
- G04C—ELECTROMECHANICAL CLOCKS OR WATCHES
- G04C3/00—Electromechanical clocks or watches independent of other time-pieces and in which the movement is maintained by electric means
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electromechanical Clocks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電子時計、特に水晶腕時計に利用されるテンプ
、音片等の機械恨動子駆動助１路の構成に関するもので
ある。
、音片等の機械恨動子駆動助１路の構成に関するもので
ある。
電子時計において、水晶発振回路等の基準信号源からの
電気信号によって、テンプ、音片等の機１ 械共振子を
強制態動する共振式変換機の場合は、共振式変換機の振
動振巾及び基準駆動信号と振動位相との位相差を一定の
範囲に保つことが、基準信号に同期して輪列系に正確に
運動変換するために必要である。。
電気信号によって、テンプ、音片等の機１ 械共振子を
強制態動する共振式変換機の場合は、共振式変換機の振
動振巾及び基準駆動信号と振動位相との位相差を一定の
範囲に保つことが、基準信号に同期して輪列系に正確に
運動変換するために必要である。。
一般に共振式変換機を強制＠に動するとき、駆動入力信
号の電圧、電流、周波数及びパルス巾により共振式変換
機の振動振巾及び位相が一定に保持されている。しかる
に携帯時の衝撃等の外乱は共振式変換機の振巾及び位相
の変動を生じさせ、運動変換作用の安定性を害する。
号の電圧、電流、周波数及びパルス巾により共振式変換
機の振動振巾及び位相が一定に保持されている。しかる
に携帯時の衝撃等の外乱は共振式変換機の振巾及び位相
の変動を生じさせ、運動変換作用の安定性を害する。
従来、振動振巾を外乱に対１−て安定化させるために、
振動振ｌ］の変化に対応して、駆動入力信号のパルス巾
が変るように振巾制御回路を設けることは公知である。
振動振ｌ］の変化に対応して、駆動入力信号のパルス巾
が変るように振巾制御回路を設けることは公知である。
しかしながら、従来技術は振動振巾制御効果のみで位相
制御効果はまったく無いため、外乱等によって基準駆動
信号に対して振動位相が変化した場合には即応できず、
大きく変化した場合には同期外れを起し、運動変換作用
の安定性が害され止り等の原因ともなる。
制御効果はまったく無いため、外乱等によって基準駆動
信号に対して振動位相が変化した場合には即応できず、
大きく変化した場合には同期外れを起し、運動変換作用
の安定性が害され止り等の原因ともなる。
本発明は前述の欠点を除去し、Ｃ／ＭＯＳトランジスタ
を使用したスイッチ回路と連動して変換機の振巾及び位
相が予め設定した値以上又は以下になったときに、通常
時の駆動パルス巾及び位相を変化させるように作動する
回路構成に係るものであく）０ 以下図面にもとづき本発明の詳細な説明する。
を使用したスイッチ回路と連動して変換機の振巾及び位
相が予め設定した値以上又は以下になったときに、通常
時の駆動パルス巾及び位相を変化させるように作動する
回路構成に係るものであく）０ 以下図面にもとづき本発明の詳細な説明する。
第１図に於いて、１０．１１及び１２は水晶発（辰器等
の出力を適宜１／２ずつ分周するフリップフロップ回路
より構成されろ第１の信号発生回路で、１０ａは入力側
、１２ａは出力側１でフリップフロップ回路１２の出力
φ３ 、φ３の周波数が（３） １６ Ｈｚ ならば、フリップフロップ回路１１の出
力φ２ ｌφ２の周波数は３２ Ｈｚ 、 フリップ
フロップ回路１０の出力φ１ 、φ１ の周波数は６／
ＩＨｚ 及びフリップフロップ回路１０の入力φ。。
の出力を適宜１／２ずつ分周するフリップフロップ回路
より構成されろ第１の信号発生回路で、１０ａは入力側
、１２ａは出力側１でフリップフロップ回路１２の出力
φ３ 、φ３の周波数が（３） １６ Ｈｚ ならば、フリップフロップ回路１１の出
力φ２ ｌφ２の周波数は３２ Ｈｚ 、 フリップ
フロップ回路１０の出力φ１ 、φ１ の周波数は６／
ＩＨｚ 及びフリップフロップ回路１０の入力φ。。
φ。の周波数は１２８ Ｈｚ となる。
１３．１４．１５及び１６は第［の基準信号φｓ１
を得るための第１の基準信号発生回路で、１３はフリッ
プフロップ１０の入力φ。、フリップフロップ１０の出
力φ１を入力とするＡＮＤ回路、１４はフリップフロッ
プ１００入力φ。、フリップフロップ１０の出力φ１を
入力とす゛るＡＮＤ回路で１５はＡ Ｎ ｌ）回路１３
．１４の出力を入力とするＯＲ回路であり、１６はフリ
ップフロップ１１の出力φ２、ＯＲ回路１５の出力及び
フリップフロップ１２の出力φ、、を入力とするＡＮＤ
回路である。
を得るための第１の基準信号発生回路で、１３はフリッ
プフロップ１０の入力φ。、フリップフロップ１０の出
力φ１を入力とするＡＮＤ回路、１４はフリップフロッ
プ１００入力φ。、フリップフロップ１０の出力φ１を
入力とす゛るＡＮＤ回路で１５はＡ Ｎ ｌ）回路１３
．１４の出力を入力とするＯＲ回路であり、１６はフリ
ップフロップ１１の出力φ２、ＯＲ回路１５の出力及び
フリップフロップ１２の出力φ、、を入力とするＡＮＤ
回路である。
１７は第２の基準信号φｓ２を得るだめの第２の基準信
号発生回路でフリップフロップ１０の出力φ８、フリッ
プフロップ１１の出力φ２、フリップフロップ１２の出
力φ３を入力とするＡ Ｎ Ｄ ［ｒｉＪ（４） 路である。
号発生回路でフリップフロップ１０の出力φ８、フリッ
プフロップ１１の出力φ２、フリップフロップ１２の出
力φ３を入力とするＡ Ｎ Ｄ ［ｒｉＪ（４） 路である。
１８は第１リセツトパルスφＲ１を得るための波形変換
回路で、フリップフロップ１０の出力φ１、フリップフ
ロップ１１の出力φ２、フリップフロップ１２の出力φ
３を入力とするＡＮＤ回路である。
回路で、フリップフロップ１０の出力φ１、フリップフ
ロップ１１の出力φ２、フリップフロップ１２の出力φ
３を入力とするＡＮＤ回路である。
１９は第２リセツトパルスφＲ２を得るための波形変換
回路で、フリップフロップ１０の出力φ１、フリップフ
ロップ１１の出力φ３、フリップフロップ１２の出力φ
３を入力とするＮＡＮＤＡＮＤ回路。
回路で、フリップフロップ１０の出力φ１、フリップフ
ロップ１１の出力φ３、フリップフロップ１２の出力φ
３を入力とするＮＡＮＤＡＮＤ回路。
２０は進相駆動用パルスを得る第２の信号発生回路でフ
リップフロップ１０の入力φ。、フリップフロップ１０
の出力φ４、フリップフロップ１１の出力φ２、フリッ
プフロップ１２の出力りを入力とするＡＮＤ回路である
。
リップフロップ１０の入力φ。、フリップフロップ１０
の出力φ４、フリップフロップ１１の出力φ２、フリッ
プフロップ１２の出力りを入力とするＡＮＤ回路である
。
第２図に於いて、３０は検出回路、３１はリセット回路
、３３．３４は検出回路３０の出力に応じて”１ ″に
セラ“トされ、第１リセツトパルスφＲ１によって“０
”にリセットされるＲｅ５ｅｔ ５ｅｔＩｎｖｅｒｓｅ
フリツプフロツプ（Ｒ８Ｉ ＦＦ）によって構成され
る振動振１］記憶回路、３５はインバーター、３６．３
７はＡＮＤ回路、３８はＮＯＲ回路で、第１の信号発生
回路の出力（６ｏ、φ、を入力とする入力切換回路とし
て動作し、後述する駆動パレス選択回路の一部を構成す
る。検出回路３０、振巾記憶回路３３．３４、入力切換
回路３５．３６．３７．３８で振ｄ］制御系を構成する
。
、３３．３４は検出回路３０の出力に応じて”１ ″に
セラ“トされ、第１リセツトパルスφＲ１によって“０
”にリセットされるＲｅ５ｅｔ ５ｅｔＩｎｖｅｒｓｅ
フリツプフロツプ（Ｒ８Ｉ ＦＦ）によって構成され
る振動振１］記憶回路、３５はインバーター、３６．３
７はＡＮＤ回路、３８はＮＯＲ回路で、第１の信号発生
回路の出力（６ｏ、φ、を入力とする入力切換回路とし
て動作し、後述する駆動パレス選択回路の一部を構成す
る。検出回路３０、振巾記憶回路３３．３４、入力切換
回路３５．３６．３７．３８で振ｄ］制御系を構成する
。
３９はＮＡＮＤＡＮＤ回路子Ｏは切換回路の出力■、端
子１は信号φ４、端子２は信号φ２、端子３は信号φ１
．に接続されて波形変換回路を構成し。
子１は信号φ４、端子２は信号φ２、端子３は信号φ１
．に接続されて波形変換回路を構成し。
ている。
３１はインバーターで２２は第１の基準信号φｓ１と検
出回路３０の出力Ａの否定Ａを入力とするＮＡＮＤＡＮ
Ｄ回路位相差検出回路を構成し、２３．２４は進相位相
差検出回路２２の出力に応じて°′ｌ″にセットされ、
第１リセットパルスφ１１ｙ＋によって′０′″にリセ
ットされるＲｅ５ｅｊ ３ｅｔＩｎｖｅｒｓｅフリツプ
フロツプ（Ｒ８Ｉ ＦＦ）によって構成される進相位
相差記憶回路、２５は進相位相差記憶回路２３．２４の
出力りと、進相駆動用パルスφ２を入力とするＮＡＮＤ
回路で第１の切換回路を構成する。
出回路３０の出力Ａの否定Ａを入力とするＮＡＮＤＡＮ
Ｄ回路位相差検出回路を構成し、２３．２４は進相位相
差検出回路２２の出力に応じて°′ｌ″にセットされ、
第１リセットパルスφ１１ｙ＋によって′０′″にリセ
ットされるＲｅ５ｅｊ ３ｅｔＩｎｖｅｒｓｅフリツプ
フロツプ（Ｒ８Ｉ ＦＦ）によって構成される進相位
相差記憶回路、２５は進相位相差記憶回路２３．２４の
出力りと、進相駆動用パルスφ２を入力とするＮＡＮＤ
回路で第１の切換回路を構成する。
上記進相位相差検出回路２２、進相位相差記憶回路２３
．２４、切換回路２５で進相位相制御系４４を構成する
。
．２４、切換回路２５で進相位相制御系４４を構成する
。
２６は第２の基準信号φｓ２と検出回路３０の出力Ａの
否定Ａを入力とするＮＡＮＤ回路で、遅相位相差検出回
路を構成し、２７．２８は遅相位相差検出回路２６の出
力に応じて“Ｉ Ｉ＋にセットされ、第１リセットパ
ルスφＲ＋によって°゛０”にリセットされるＲｅ５ｅ
ｔ Ｓｅｔ Ｉｎｖｅｒｓｅフリップフロップ（Ｒ８Ｉ
ＦＦ）によって構成される遅相位相差記憶回路、２
９は遅相位相差記憶回路２７゜２８の出力Ｅと第２リセ
ツトパルスφＲ２を入力とするＮＡＮＤ回路で第２の切
換回路を構成する。
否定Ａを入力とするＮＡＮＤ回路で、遅相位相差検出回
路を構成し、２７．２８は遅相位相差検出回路２６の出
力に応じて“Ｉ Ｉ＋にセットされ、第１リセットパ
ルスφＲ＋によって°゛０”にリセットされるＲｅ５ｅ
ｔ Ｓｅｔ Ｉｎｖｅｒｓｅフリップフロップ（Ｒ８Ｉ
ＦＦ）によって構成される遅相位相差記憶回路、２
９は遅相位相差記憶回路２７゜２８の出力Ｅと第２リセ
ツトパルスφＲ２を入力とするＮＡＮＤ回路で第２の切
換回路を構成する。
上記遅相位相差検出回路２６、遅相位相差記憶回路２７
．２Ｂ、切換回路２９で遅相位相制御系を構成する。
．２Ｂ、切換回路２９で遅相位相制御系を構成する。
３２は第２の切換回路２９の出力Ｎと第１リセ（７）
ツトパルスφＲ５を入力とするＡＮＤ回路で出力Ｈは振
巾記憶回路３３．３４の３３のＮＡＮＤ回路に接続され
ている。
巾記憶回路３３．３４の３３のＮＡＮＤ回路に接続され
ている。
４０は切換回路２５の出力Ｇと波形変換回路３９の出力
Ｋを入力とするＡＮＤ回路である。第１の切換回路２５
、第２の切換回路２９、及びインバーター３５、ゲート
回路３６．３７．３８よりなる入力切換回路、波形変換
回路３９、ゲート回路４０により駆動パルス選択回路を
構成する。
Ｋを入力とするＡＮＤ回路である。第１の切換回路２５
、第２の切換回路２９、及びインバーター３５、ゲート
回路３６．３７．３８よりなる入力切換回路、波形変換
回路３９、ゲート回路４０により駆動パルス選択回路を
構成する。
４１．４２は駆動用インバーター、４３は、駆動コイル
である。
である。
第３図、第４図は電気機械変換機が正常に動作している
ときの作動を説明する波形図で、５１は駆動コイル４３
に誘起する電圧波形、５２は振巾検出電圧レベル５３は
検出回路３０の出力波形、６７は駆動コイルの電流波形
ケ示す。
ときの作動を説明する波形図で、５１は駆動コイル４３
に誘起する電圧波形、５２は振巾検出電圧レベル５３は
検出回路３０の出力波形、６７は駆動コイルの電流波形
ケ示す。
第５図は電気機械変換機の振動位相が進んだときの作動
を説明する波形図で、進相位相差検出回路２２の出力Ｂ
６９ Ｋよって、進相制御回路が動作している状態を
示す。
を説明する波形図で、進相位相差検出回路２２の出力Ｂ
６９ Ｋよって、進相制御回路が動作している状態を
示す。
（８）
第６図は電気機械変換機の振動位相が遅れたときの作動
を説明する波形図で、遅相位相差検出回路２６の出力Ｃ
７４によって遅相制御回路が動作している状態を示す。
を説明する波形図で、遅相位相差検出回路２６の出力Ｃ
７４によって遅相制御回路が動作している状態を示す。
次に作用について説明する。
変換機駆動コイル４３にＩＦＩＨ２，１／１６周期のパ
ルス巾の駆動信号が印加され定常状態にある場合は、第
３図、第４図の各電圧電流波形で示される。駆動コイル
４３にはテンプ式共振変換機に設けた永久磁石と駆動コ
イル４３との電磁作用により誘起電圧波形が発生する。
ルス巾の駆動信号が印加され定常状態にある場合は、第
３図、第４図の各電圧電流波形で示される。駆動コイル
４３にはテンプ式共振変換機に設けた永久磁石と駆動コ
イル４３との電磁作用により誘起電圧波形が発生する。
５１’ 、５１“は誘起電圧が最大となる点、即ち、
変換機の磁石と駆動コイル２０が重ｔ【るときの−振動
中の２回の最大速度の点の誘起電圧を示している。誘起
電圧が５１“のときに強制駆動力が生じるように設計さ
れている変換機に於て、誘起電圧５１′を本発明連動回
路では振巾及び位相差の検出に用いようとするものであ
る。
変換機の磁石と駆動コイル２０が重ｔ【るときの−振動
中の２回の最大速度の点の誘起電圧を示している。誘起
電圧が５１“のときに強制駆動力が生じるように設計さ
れている変換機に於て、誘起電圧５１′を本発明連動回
路では振巾及び位相差の検出に用いようとするものであ
る。
第２図の検出回路３０はコンプリメンタリＭＯＳトラン
ジスタで構成されており、供給電圧１．５■のとき、し
きい値電圧を０．７５ Ｖ程度に設定でき、定常時の駆
動コイル４３のピーク誘起電圧を１．０ Ｖ程度に設定
すれば誘起電圧は第３図Ｘに示す波形となる。従って、
このとき検出レベル５２の電圧は０．７５ Ｖとなり、
誘起電圧の頭部５１′はａ、ｂ点で検出レベル５２を横
切る。それ故、第３図Ｘに示すａｂ間では振巾検出回路
３０は反転して第２１’ＸＩ Ａ点の出力波形は第３図
５３の如くになる。このパルスによって振巾記憶回路３
３゜３４の出力Ｆをｌ ′にセットすると、インバータ
ー３５の出力は” Ｑ ”となるから第１の信号発生回
路の出力φ１はＡＮＤ回路３６を通過できな（・０第１
の信号発生回路の出力φ。はＡＮＤ回路３７を通過して
入力切換回路３８の出力■はφ。
ジスタで構成されており、供給電圧１．５■のとき、し
きい値電圧を０．７５ Ｖ程度に設定でき、定常時の駆
動コイル４３のピーク誘起電圧を１．０ Ｖ程度に設定
すれば誘起電圧は第３図Ｘに示す波形となる。従って、
このとき検出レベル５２の電圧は０．７５ Ｖとなり、
誘起電圧の頭部５１′はａ、ｂ点で検出レベル５２を横
切る。それ故、第３図Ｘに示すａｂ間では振巾検出回路
３０は反転して第２１’ＸＩ Ａ点の出力波形は第３図
５３の如くになる。このパルスによって振巾記憶回路３
３゜３４の出力Ｆをｌ ′にセットすると、インバータ
ー３５の出力は” Ｑ ”となるから第１の信号発生回
路の出力φ１はＡＮＤ回路３６を通過できな（・０第１
の信号発生回路の出力φ。はＡＮＤ回路３７を通過して
入力切換回路３８の出力■はφ。
となる。従ってＮＡＮＤ回路３９の入力端子０には波形
５４即ちφ。、端子１には波形５５φ１、端子２には波
形５６即ちφ２、端子３には波形５７即ち第１の信号発
生回路の出力φ３が印加され出力端子Ｋにはパルス巾１
／１６となって第３図５８に示す出力波形を得る。一方
定常状態では進相位相制御回路は動作しないため出力Ｇ
＝１であり、したがってＡＮＤ回路回路４人０択回路の
出力には５８がそのまま現れる。
５４即ちφ。、端子１には波形５５φ１、端子２には波
形５６即ちφ２、端子３には波形５７即ち第１の信号発
生回路の出力φ３が印加され出力端子Ｋにはパルス巾１
／１６となって第３図５８に示す出力波形を得る。一方
定常状態では進相位相制御回路は動作しないため出力Ｇ
＝１であり、したがってＡＮＤ回路回路４人０択回路の
出力には５８がそのまま現れる。
このように検出レベル５２を越えた誘起電圧５１が生じ
ている定常状態ではパルス選択回路出力り即ち５８は予
め定められた周波数１ｆｉＨｚ，パルス巾］ ／１ ６
に保たれる。又、振巾記憶回路３３、３４ＯＮＡＮＤ回
路３３にＡＮＤ回路３２を介して第１ １Ｊセツトパル
スφＲ１（第１図の６４）を印加して、駆動パルスが印
加される毎に振巾記憶回路出力Ｆを” ｏ ”リセット
してセットパルスが入力端子Ａに入る前の状態に戻して
いる。なお、このときは、遅相位相制御回路は動作して
いないため、出力Ｎは°“１ ″であり、φＲ５はＡＮ
Ｄ回路３２を通過してＮＡＮＤ回路３３に印加されてい
る。
ている定常状態ではパルス選択回路出力り即ち５８は予
め定められた周波数１ｆｉＨｚ，パルス巾］ ／１ ６
に保たれる。又、振巾記憶回路３３、３４ＯＮＡＮＤ回
路３３にＡＮＤ回路３２を介して第１ １Ｊセツトパル
スφＲ１（第１図の６４）を印加して、駆動パルスが印
加される毎に振巾記憶回路出力Ｆを” ｏ ”リセット
してセットパルスが入力端子Ａに入る前の状態に戻して
いる。なお、このときは、遅相位相制御回路は動作して
いないため、出力Ｎは°“１ ″であり、φＲ５はＡＮ
Ｄ回路３２を通過してＮＡＮＤ回路３３に印加されてい
る。
一方、外乱等によって変換機の振動位相が強制、駆動信
号５８に対して進んだ場合は、第５図に示す如く、誘起
電圧波形は５１ｂの如くになり、進相基準信号φｓ１と
検出回路出力への否定出力ｊ．を入力とする進相位相差
検出回路２２が動作して、その出力Ｂは６９となり、進
相位相差記憶回路２３ 、２４の出力りは” Ｉ ”
にセットされ、進相駆動用パルスφＺ （第３図の５９
）は第１の切換回路２５を通過して出力ＧにはφＺ （
第５図の７０）が現れ、ＡＮＤ回路４０の入力Ｊ［印加
されろ。入力Ｋには波形５８が印加されているため、パ
ルス選択回路の出力しの波形は１１の如くにＩＩろ。す
なわち定常時のパルスなｌ ／ 、１６ｓｅｃ進み方向
に延長したパルス巾２倍の出力電圧が発生し、駆動コ・
ｆル４３には駆動電流７ｚが流れその誘起電圧５１ｂと
の関係は第５図の如くになく）。この結果合力は２倍と
なり、しかも進相方向に増加するため、駆動力は有効に
作用して、進んだ撮動位相は遅らせられて急速に定常状
態に引き戻される。
号５８に対して進んだ場合は、第５図に示す如く、誘起
電圧波形は５１ｂの如くになり、進相基準信号φｓ１と
検出回路出力への否定出力ｊ．を入力とする進相位相差
検出回路２２が動作して、その出力Ｂは６９となり、進
相位相差記憶回路２３ 、２４の出力りは” Ｉ ”
にセットされ、進相駆動用パルスφＺ （第３図の５９
）は第１の切換回路２５を通過して出力ＧにはφＺ （
第５図の７０）が現れ、ＡＮＤ回路４０の入力Ｊ［印加
されろ。入力Ｋには波形５８が印加されているため、パ
ルス選択回路の出力しの波形は１１の如くにＩＩろ。す
なわち定常時のパルスなｌ ／ 、１６ｓｅｃ進み方向
に延長したパルス巾２倍の出力電圧が発生し、駆動コ・
ｆル４３には駆動電流７ｚが流れその誘起電圧５１ｂと
の関係は第５図の如くになく）。この結果合力は２倍と
なり、しかも進相方向に増加するため、駆動力は有効に
作用して、進んだ撮動位相は遅らせられて急速に定常状
態に引き戻される。
さらに変換機の振、動位相が強制）１ス動信号５８に対
して遅れた場合は、第６図に示す如く、誘起′電圧波形
は５１ｃの如くになり、第１の基準信号とは位相の異な
る第２の基準信号φｓ２と検出回路用（１１） 力への否定Ａを入力とする遅相位相差検出回路２６が動
作して、その出力Ｃは７４となり、遅相位相記憶回路２
７．２８の出力Ｅは°゛１″にセットされ、第２リセツ
トパルスφＲ２ （第４図の６５）はＮＡＮＤ回路２９
を通過して出力ＮにはφＲ２ （第６図の７５）が現れ
、ＡＮＤ回路３２に印加されその出力Ｈは７６の如くに
なる。すなわちＡによって°゛ｌ ″にセットされた振
巾記憶回路３３。
して遅れた場合は、第６図に示す如く、誘起′電圧波形
は５１ｃの如くになり、第１の基準信号とは位相の異な
る第２の基準信号φｓ２と検出回路用（１１） 力への否定Ａを入力とする遅相位相差検出回路２６が動
作して、その出力Ｃは７４となり、遅相位相記憶回路２
７．２８の出力Ｅは°゛１″にセットされ、第２リセツ
トパルスφＲ２ （第４図の６５）はＮＡＮＤ回路２９
を通過して出力ＮにはφＲ２ （第６図の７５）が現れ
、ＡＮＤ回路３２に印加されその出力Ｈは７６の如くに
なる。すなわちＡによって°゛ｌ ″にセットされた振
巾記憶回路３３。
３４の出力Ｆは再び” ｏ ”にリセットされ、切換回
路の出力■ばφ１ となり、これが波形変換回路３９０
入力端子Ｏに印加され、端子１には波形５５即ちφ１、
端子２には波形５６即ちφ２、端子３には波形５７即ら
φ３が印加されているから、その出力にの波形は７７の
如くになり、進相位相制御回路は動作していないためそ
の出力Ｇは”ｌ”すなわちＡＮＤ回路４０の入力ＪはＩ
Ｉ Ｉ ＩＩであるため、パルス選択回路の出力しは７
７の如くになる。すなわち定常時のパルスをｌ ／ １
６ ｓｅｃ遅れ方向に延長したパルス巾２倍の出力電
圧が発生し、駆動コイル４３には駆動電流７８が流れ、
その誘（１２） 起電圧５１ｃとの関係は第６図の如くになる。この結果
入力は２倍となり、しかも遅相方向に増加するため、駆
動力は有効に作用して、遅れた振動位相は進められ急速
に定常状態に引き戻される。
路の出力■ばφ１ となり、これが波形変換回路３９０
入力端子Ｏに印加され、端子１には波形５５即ちφ１、
端子２には波形５６即ちφ２、端子３には波形５７即ら
φ３が印加されているから、その出力にの波形は７７の
如くになり、進相位相制御回路は動作していないためそ
の出力Ｇは”ｌ”すなわちＡＮＤ回路４０の入力ＪはＩ
Ｉ Ｉ ＩＩであるため、パルス選択回路の出力しは７
７の如くになる。すなわち定常時のパルスをｌ ／ １
６ ｓｅｃ遅れ方向に延長したパルス巾２倍の出力電
圧が発生し、駆動コイル４３には駆動電流７８が流れ、
その誘（１２） 起電圧５１ｃとの関係は第６図の如くになる。この結果
入力は２倍となり、しかも遅相方向に増加するため、駆
動力は有効に作用して、遅れた振動位相は進められ急速
に定常状態に引き戻される。
ここに変換機の振動位相は第１の基準信号φｓ１と一定
時間後の第２の基準信号φｓ９とによって比較されるこ
とになる。
時間後の第２の基準信号φｓ９とによって比較されるこ
とになる。
変換機の振動振巾が減少し、従って駆動コイル４３に誘
起する電圧５１ａが検出レベル５２以下になった場合は
検出回路３０は動作せず出力端子Ａには検出パルスは現
われない。一方遅相位相制御回路も動作しないためその
出力Ｎは常にｌ″であり、リセットパルスφＲ＋（第６
図６４）は常にＡＮＤ回路３２を介して振巾記憶回路３
３。
起する電圧５１ａが検出レベル５２以下になった場合は
検出回路３０は動作せず出力端子Ａには検出パルスは現
われない。一方遅相位相制御回路も動作しないためその
出力Ｎは常にｌ″であり、リセットパルスφＲ＋（第６
図６４）は常にＡＮＤ回路３２を介して振巾記憶回路３
３。
３４のＮＡＮＤ回路３回路３３鎖力Ｈされているため振
巾記憶回路３３．３４の出力Ｆはパ０”にリセットされ
る。すなわち振動位相が遅れた場合と同じ状態となり、
切換回路の出力■はφ，となり、これが波形変換回路３
９０入力に印加され、その出力にの波形は７７の如くに
なり、進相位相制御回路は動作していないため、その出
力Ｇは” ｌ ”すなわちＡＮＤ回路４０の入力Ｊは“
ｌ ”であり、パルス選択回路の出力りは７７の如くに
なる。すなわち、定常時のパルス巾が２倍の出力電圧が
発生し、駆動コイル４３には２倍の駆動電流が流れ、入
力は２倍となって減少した振巾は急速に定常状態に引き
戻される。
巾記憶回路３３．３４の出力Ｆはパ０”にリセットされ
る。すなわち振動位相が遅れた場合と同じ状態となり、
切換回路の出力■はφ，となり、これが波形変換回路３
９０入力に印加され、その出力にの波形は７７の如くに
なり、進相位相制御回路は動作していないため、その出
力Ｇは” ｌ ”すなわちＡＮＤ回路４０の入力Ｊは“
ｌ ”であり、パルス選択回路の出力りは７７の如くに
なる。すなわち、定常時のパルス巾が２倍の出力電圧が
発生し、駆動コイル４３には２倍の駆動電流が流れ、入
力は２倍となって減少した振巾は急速に定常状態に引き
戻される。
本実施例ではテンプ式共振変換機を用いた場合のパルス
巾で説明したが、本発明を音叉音片等信の変換機駆動に
応用しても差し支えないことは明らかである。また、本
発明はパルスモータ等にも容易に適用可能である。この
場合は、駆動パルス印加終了直後の回転子の過渡的振巾
状態を検出して駆動パルス巾を制御すればよい。また、
本実施例では変換機への同期化力を１６Ｈ７，ｌ／１６
パルス巾とし、振動の異常時（位相進み時、位相遅れ時
及び振巾減少時）にｌ／８パルス巾にしているが、一般
にはパルス巾は１／２ｎ（ｎ＝１，２゜・・・・・・）
で良く、異常時に２倍、４倍といった１倍以上のパルス
巾の拡大を図る回路構成を作り得ることも明らかである
。また駆動周波数も１６Ｈｚに限定されない。検出回路
への入力は駆動コイルとしたが、新たに検出コイルを設
けても良いことは明らかである。
巾で説明したが、本発明を音叉音片等信の変換機駆動に
応用しても差し支えないことは明らかである。また、本
発明はパルスモータ等にも容易に適用可能である。この
場合は、駆動パルス印加終了直後の回転子の過渡的振巾
状態を検出して駆動パルス巾を制御すればよい。また、
本実施例では変換機への同期化力を１６Ｈ７，ｌ／１６
パルス巾とし、振動の異常時（位相進み時、位相遅れ時
及び振巾減少時）にｌ／８パルス巾にしているが、一般
にはパルス巾は１／２ｎ（ｎ＝１，２゜・・・・・・）
で良く、異常時に２倍、４倍といった１倍以上のパルス
巾の拡大を図る回路構成を作り得ることも明らかである
。また駆動周波数も１６Ｈｚに限定されない。検出回路
への入力は駆動コイルとしたが、新たに検出コイルを設
けても良いことは明らかである。
本発明の効果の一つは、外乱等によって変１婆機の振動
位相が遅れたときに、パルス巾は定常時の２倍でしかも
遅れ方向に延長するので、急速に振動位相は定常状態［
戻され動作が安定することである。
位相が遅れたときに、パルス巾は定常時の２倍でしかも
遅れ方向に延長するので、急速に振動位相は定常状態［
戻され動作が安定することである。
効果のもう一つは、変換機の振動位相が進んだときに、
パルス巾は定常時の２倍でしかも進み方向に延長するの
で、急速に振動位相は定常状態に戻され動作が安定する
ことである。
パルス巾は定常時の２倍でしかも進み方向に延長するの
で、急速に振動位相は定常状態に戻され動作が安定する
ことである。
効果のもう一つは、変換機の振巾が減少１−て検出振巾
より小さくなったとき座動パルス巾が定常時の２倍にな
るので急速に振巾が定常状態に戻され動作が安定するこ
とである。さらに本発明駆動回路を用いる効果の一つは
全Ｍ ＯＳ化が行なわれ、回路が極小になることである
。
より小さくなったとき座動パルス巾が定常時の２倍にな
るので急速に振巾が定常状態に戻され動作が安定するこ
とである。さらに本発明駆動回路を用いる効果の一つは
全Ｍ ＯＳ化が行なわれ、回路が極小になることである
。
第１図、第２図は本発明の一実施例の主要構成ブロック
線図、第３図、第４図は定常時の回路の作動説明図、第
５図は変換機の振動位相が進んだときの作動説明図、第
６図は振動位相が遅れたときの作動説明図である。 ４４・・・進相位相制御系 ４５・・・遅相位相制御系
３３．３４・・・振巾記憶回路 ３０・・・検出回路 １０．１１．１２．２０・・・信号発生回路２ｂ＋ ２
９．３５＋ ３６＋ ３７．３８＋ ３９＋４０・・・
パルス選択回路 第１図 第４図 Ａ２Ｂ ψ５，６０ ｖ ６１−一一一一一一 侮、６０ 合 −一一一一」ｕＬ−一一一一」Ｌ−ｙ
’６７
線図、第３図、第４図は定常時の回路の作動説明図、第
５図は変換機の振動位相が進んだときの作動説明図、第
６図は振動位相が遅れたときの作動説明図である。 ４４・・・進相位相制御系 ４５・・・遅相位相制御系
３３．３４・・・振巾記憶回路 ３０・・・検出回路 １０．１１．１２．２０・・・信号発生回路２ｂ＋ ２
９．３５＋ ３６＋ ３７．３８＋ ３９＋４０・・・
パルス選択回路 第１図 第４図 Ａ２Ｂ ψ５，６０ ｖ ６１−一一一一一一 侮、６０ 合 −一一一一」ｕＬ−一一一一」Ｌ−ｙ
’６７
Claims (1)
- 【特許請求の範囲】 ｌ）変換機の駆動コイル両端に駆動用インバータを介し
て駆動パルスを供給することにより変換機を駆動する変
換機駆動回路に於いて、複数の巾の異なるパルス信号を
発生する信号発生回路、前記複数のパルス信号を選択的
（（駆動用インバータに供給する４駆動パルス選択回路
、前記駆動コ・イルの一端に接続された該駆動コイルの
誘起電圧を検出する検出回路、前記検出回路の動作基準
信号を発生する基準信号発生回路とを有し、前記検出回
路の出力信号と前記基準信号発生回路の動作基準信号と
の位相差に従って前記駆動パルス選択回路を動作せるこ
とを特徴とする電子時計の変換機駆動回路。 ２）検出回路の出力信号と基準信号発生回路の基準信号
との位相差は一定間隔をおいて複数回比較されることを
特徴とする特許請求の範囲第１項記載の電子時計の変換
機駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12707782A JPS5824880A (ja) | 1982-07-21 | 1982-07-21 | 電子時計の変換機駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12707782A JPS5824880A (ja) | 1982-07-21 | 1982-07-21 | 電子時計の変換機駆動回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7075572A Division JPS5760589B2 (ja) | 1972-07-17 | 1972-07-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5824880A true JPS5824880A (ja) | 1983-02-14 |
| JPS629874B2 JPS629874B2 (ja) | 1987-03-03 |
Family
ID=14951001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12707782A Granted JPS5824880A (ja) | 1982-07-21 | 1982-07-21 | 電子時計の変換機駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5824880A (ja) |
-
1982
- 1982-07-21 JP JP12707782A patent/JPS5824880A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS629874B2 (ja) | 1987-03-03 |
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