JPS5822911B2 - デンソウシンゴウ ノ ヒヨウカホウホウ オヨビ ソウチ - Google Patents

Description

【発明の詳細な説明】 この発明はデータの伝送信号の評価方法に関するもので
ある。

この発明の方法はデータの伝送および制御の両方に広く
応用されるが、その応用は加入者ページング（指名捜索
）業務の分野で特に見い出されたので、この発明は説明
上その分野について以下説明する。

例えば周知のページング方式は一般にページング区域全
体に散在する多数の送信機から見通し内の周波数で送ら
れる電磁波エネルギーによって加入者確認信号を選択的
に伝送する。

各加入者は携帯受信機を備えて割り当てられた加入者確
認信号の受信および解読時に可聴指示がなされる。

このような周知のページング方式では本質的に混信問題
が生じる。

すなわち電磁放射線の見通し内伝搬特性がページング区
域に散在する多数の送信機を使用して有効範囲全体を確
実に覆うようにする必要があり、また全ての携帯受信機
を同一の搬送周波数に同調させてページング区域全域で
の受信を保証する必要がある。

従ってこれら周知のページング方式では隣接した送信機
間にあって加入者がページングされない区域（盲点）を
除くか、または隣接した送信機の伝搬パターンの重なり
による混信を許すかの何れかを選ぶという好ましくない
二者択一の問題に直面した。

上記型の周知の多重伝送方式では一般にアナログスケル
チが必要とされる。

しかしながら、アナログスケルチの利用は周囲の雑音状
態を変えるため困難である。

さらにアナログスケルチの利用は各受信機においてかな
りの付加的電力を必要とし、また例えば全送信機が受信
機から見える場合にはデータの余分の監視を必要とする
。

これらの目的に加えて、この発明ではデジタル技術を利
用して携帯受信機の物理酌寸法および重さを減じまた電
力供給される受信機の寿命を増す。

この発明のこれらの目的は主として送信機の順序作動と
受信機の同期化とによって達成される。

受信機はデータ伝送のない場合には作動してないので、
雑音解読の可能性は著しく除去される。

さらに受信した信号の特性の関数として受信機で送信機
を選択することにより、弱い送信機または雑音その他望
ましくない信号を発信している隣接送信機からの雑音性
データの解読確率は太いに減少される。

データ信号の伝送に関するデジタル技術は、極めて多量
のデータを短時間の間に一つの位置から他の位置へ伝送
することができ、しかも非常に正確な周波数発振器およ
び混合器並びに非常に正確な周波数解読器のような複雑
な装置を最小にできる点で特に有利である。

例えば１０個の二進ビットから成るデジタル語は１００
０個以上の異なったメツセージを形成することができる
。

当然デジタル技術が使用される場合特定の信号で二進ビ
ットがなくなると、信号を誤って評価することになり得
る。

例えば、複数ビットアドレスまたはデータ信号が伝送さ
れそしてＡＮＤゲートによるようなビット比較またはビ
ット計数技術によって解読される従来技術のデジタルデ
ータ伝送方式では、混信その他の伝送問題で一つのパル
スがなくなると、方式の受信端には誤りデータが生じる
。

以上の観点からこの発明の目的は、連続した時間スロッ
ト中に予定のビット割合で伝送されかつ。

アドレス部分を備えたデジタル信号を評価する方法を提
供することにある。

この目的で、この発明によれば、伝送デジタル信号を受
信すること、伝送デジタル信号と受信したデジタル信号
との間のビット誤り率を評価すること、ビット誤り率の
評価に応じて時間スロットの少なくとも一つを選択する
こと、およびアドレス信号を局部的に発生しそしてこの
局部的に発生したアドレス信号と上記の受信したデジタ
ル信号とをビット対ビットで比較することによって選択
７した時間スロットで受信したデジタル信号を評価する
ことから成る連続した時間スロット中に予定のビット割
合で伝送されかつアドレス部分を備えたデジタル信号を
評価する伝送信号の評価方法が提供される。

以下、ページング方式の分野におけるこの発明の方法の
好ましい実施例および幾つかの変更実施例を下記の順序
で説明する。

■ 基本方式の説明（第１図） ■ データ構成（第２図） ■ 受信機（第３〜１４図） Ａ タイミング回復回路（第４図） Ｂ 同期・解読論理回路（第５図） ■ 同期パターン検出器（第６図） ２ アップ・ダウンカウンク回路（第７図）３ マトリ
ックス、アドレス発生器（第８図）４ アドレスマトリ
ックス回路（第９図）５ アドレス評価装置（第１０図
） ６ アドレス受入回路（第１１図） ７ ページ指示器（第１２図） ８ タイミング信号発生器（第１３図） ９ 受信機オン・オフ論理回路（第１４図）■ 基本方
式の説明 この発明の基本ページング方式の実施例を示す第１図を
参照すれば、中央局５０（装置の容量を５０とする）は
適当な一般的なデジタル計算機（図示してない）を包含
し得る。

中央局５０は図示した商業的に架設された電話方式５２
のような任意の適当な中継方式を通して呼び出され、商
業的に架設された電話線および電話方式５２の交換機を
介して加入者指定信号を受ける。

受信した加入者指定信号に応じて、中央局５０はページ
ング信号を発生してこれらの信号ページング区域を通し
て散在した多数の送信機ユニット５４の−っまたはそれ
以上に伝送することができる。

送信機ユニット５４の少なくとも一つから伝送されたペ
ージング信号は個々の装置加入者によって携帯された携
帯受信機５６で受信される。

特定加入者に割り当てられたアドレス信号を自分の携帯
受信機５６で受信することによって、その加入者には呼
出を受信したことを知らされる。

その後、加入者はメツセージを受けるために電話機を捜
し指定番号に電話をかけるか、またはその情報が加入者
に知られている場合にはページを行なった人に直接電話
をかけることによってページの理由を決定し得る。

■ データ構成 ページング方式の好ましい実症例に利用するデ−タ構成
を第２図に示す。

第１図について上記に説明したように、発呼者は電話方
式５２を介して中央局５０へ加入者指定番号を送り始め
る。

これらの加入者指定番号は中央局５０で二進形方に変換
され、待ち列に記憶され、ページング信号を形成するよ
うに次の解読および同期信号との組合せに備え、ページ
ング信号は例えば３０個の加入者アドレスメッセージ語
から成り、一つの主データフレーム中子定数の時間スロ
ットに繰返し伝送する。

単一の送信機方式においては当然同一メッセージ語の繰
返しを必要としないが、しかし必要ならば行なうことが
できる。

第２図に示す例では、各主データフレーム５８は八つの
一秒づつの時間スロワｌ−６０（Ｔｌ〜Ｔ８で表わす）
から成り得る。

同一メッセージ語６２は特定の主データフレームの八つ
の時間スロットの各々の間に後で詳細に説明するように
異なる送信機または送信機から伝送され得る。

従って、第１図の送信機ユニット５４の数は一つの主デ
ータフレームに利用する時間スロットの数に少なくとも
等しく、また一つの送信機ユニット５４のある一つの送
信機は主データフレーム５８の一つまたは幾つかの時間
スロット６０中にメッセージ語を伝送し得る。

時間スロット６０の数は当然、ページング区域の拡大を
意図する方式においては送信機の数より多くすることが
できる。

第２図について説明を続けると、各メッセージ語６２は
一連のパルス列であり、このパルス列は一計の１２個の
二進ビット例えば符号６４で示すような１２個の二進ゼ
ロビットで始まり、これに。

同期取得信号６６が続き、それから３０個の異なったア
ドレス語またはアドレスＡ１〜Ａ、３０が続き、これら
のアドレスまたはアドレス語は各々四つの二進ビットの
同一同期維持信号６８で互いに分離され得る。

同期取得信号６６は好ましくは四つの１同一４ビツトパ
ターンを含み、各パターンは３２個の二進ビット信号例
えば第２図に示す信号中の３２個の二進数ゼ狛で分離さ
れる。

四つの同一４ビット同期パターンＳＡは予定の二進コー
ド例えば図示されたような１１０１に従ってコード化さ
れる。

従って、同期取得信号はＳＡ 、Ｏ’ｓ 、 ＳＡ 、
Ｏ’ｓ 。ＳＡ 、Ｏ’ｓ 、 ＳＡで表わすことがで
き、ここでＳＡは選ばれた４ビツトコードを表わしＯ’
ｓは３２個の二進数ゼロを表わす。

各アドレス語Ａ１〜Ａ３０は好ましくはポーズ・チョー
ドリ（Ｂｏｓｅ−Ｃｈａｕｄｈｕｒ ｉ ）コード化し
た３１ビツトのアドレス指定と一つの奇偶ビットを含む
。

隣接した３０個のアドレス語Ａ１〜Ａ３０は同期維持信
号６８（ＳＢで表わす）で分離され、この同期維持信号
６８は好ましくは同期取得信号ＳＡと異なる４ビツトの
一連コード化信号である。

従って時間スロットＴ１〜Ｔ８の一つの間に伝送される
各メッセージ語６２は１２００個の二進ビットを有する
。

第２図に６４で示された最初の１２個の二進数０のビッ
トは必要でないが、後で説明するように受信機のビット
同期化を行なうのに利用することができる。

さらに、これら１２個の二進数０のビットは送信機の作
動と同期取得信号６６の伝送との間に望ましいある時間
間隔を形成する。

最初の１２個の二進ビットは当然全部二進数Ｏである必
要はなく、任意の予定のコードであってもよい。

しかしながら、今説明中の実施例において全部Ｏを使用
することによって論理演算を簡単にすることができ、例
えば第１図の中央局５０と送信機ユニット５４との間の
通信リンクが無線周波数の電磁波の全方向性伝送である
場合にはその使用が望ましい。

第１図の送信機ユニット５４で送信する時、第２図に示
す同期取得信号は個々のページング受信機５６で利用さ
れて後続のアドレス語を解読する前にページング信号の
ビット誤り率を決定することができる。

これについては後で詳細に説明する。４ビット同期維持
信号ＳＢは特定のページング区域内で作動するページン
グ方式に独自のものであり、またビット誤り率を決定す
るのを助けると共に各アドレス信号の適当なフレーミン
グを保証するのに利用することができる。

さらに、一つのページング区域におけるページング方式
から隣接ページング区域に割り当てられた携帯用受信機
で信号が受信されると、この一つのページング区域の方
式に割り当てられた同期維持信号ＳＢはその受信機で拒
否される。

従って正しくない方式からの信号による受信機の生じる
可能性のある間違ったページングおよび間違った同期の
可能性は著しく減少される。

前に説明したように、アドレス語Ａ１〜Ａ３０の各々は
３２個のビット位置をもっている。

最初の３１個のビット位置はページングされている加入
者を確認し、最終ビットは奇偶ビットとして挿入され得
る。

しかしながら、３２個のビット全部を加入者アドレスと
して使用してもよい。

好ましいコードは冗長性の高いポーズ・チョードリ３１
−１６−３コードであり、すなわち、各メツセージ間に
７（２Ｘ３＋１ ）個のビット差をもつ１６ビツトメツ
セージをコード化するのに合計３１個のビットが利用さ
れる。

偶数の奇偶ビットをもつこのコードを使用すると、コー
ド間のビット差が隣接した独特のアドレス間の最小８ビ
ツトに増加すると共に、方式を５５，５００Å以上の加
入者に利用することができる。

ポーズ・チョードＩＪ ３１−１６−３コードで加入者
アドレス容量が極めて大きくなる他に、このコードの利
用によって正しいアドレスを受ける確率が非常に高くな
ると同時に、誤り率が非常に高い場合でも他の加入者に
意図したアドレスを受ける確率が著しく制限される。

例えば、特定の加入者に対するアドレスを解読する際に
２ビツトの誤。

りが許されると、受信機がそのアドレスを受ける確率は
９９．９９％以上である。

さらに、この例ではアドレスを解読するのにただ二つの
ビット誤りが許されるので、その加入者アドレスと伝送
した任意の他のアドレスとの間に少なくとも六つのビ。

ット差が存在する。

上記したコードで得られる極めて大きい加入者容量が必
要がない場合には、ポーズ・チョードリ３１−１１−５
コードが利用され得る。

このコードの利用によって許容使用者数は２．０４７に
制限されるが、任意のｍ一つのコード化したアドレス信
号間の差の数を少なくとも１２ビツトに増大して間違っ
た呼出の確率がさらに著しく減少される。

一方、容量をなお一層増大しなければならない場合には
、ポーズ・チョードリ３１−２１−２コー。

ドが利用され得る。

このコードは２百万以上の加入者容量をもたらし、任意
の二つのアドレス間の差は最小６ビツトまで減少される
。

この最小６ビツトの差は間違った呼出の確率を僅かに増
大させる傾向をもつが、この増大は方式の容量の著しい
増大に比較して非常に僅かである。

上記したいずれのコードを利用しても、第２図に示すデ
ータ構成は同じままにしておくことができる。

さらに、中央局は入ってくるアドレスと電話帳のアドレ
スとを記憶するのに３１ビツト容量を必要としない。

すなわち冗長性の高いポーズ・チョードリコード化アド
レスは、３１ビツトより少ないアドレス信号例えば好ま
しいポーズ・チョードリ３１−１６−３コードを利用し
た場合１６ビツトアドレス信号から容易に得られ得る。

■ 受信機 第１図の方式の中に図示した携帯受信機５６の一実施例
を第３図に示す。

第３図を参照して説明すれば、この発明において携帯受
信機５６は一般に、アンテナ５００．ＦＭ無線受信機５
０２、タイミング回復回路５０４および同期・解読論理
回路５０６から構成される。

アンテナ５００は、好ましくは受信機の外被内でほとん
どスペースをとらない適当な従来形式のアンテナでよい
。

例えばこのアンテナ５００は所望の波長で動作するのに
適した従来形式のフェライト・アンテナで構成してもよ
い。

上記のＦＭ無線受信機５０２も同様に、適当な従来形式
の、好ましくは小型化され、かつアンテナ５００の検出
したページング無線周波信号および無線周波信号を受信
しかつ無線周波搬送波の変調を検出するＦＭ無線受信機
でよい。

アンテナ５００が検出した無線周波ページング信号は、
その信号が送信された中心周波数に同調された適当な従
来形式の水晶帯域フィルタ５１０に供給される。

この水晶フィルタ５１０からの出力信号は適当な従来形
式の無線周波増幅器５１２によって増幅され、そして適
当な従来形式のミクサ５１４に供給される。

従来形式の局部発振器５１６からの出力信号はこのミク
サ５１４に供給され、またこのミクサ５１４からの中間
周波（ＩＦ）出力信号は従来形式のＩＦ増幅器５１８に
よって増幅され、そして適当な従来形式のＦＭ検波器ま
たは弁別器５２０に供給される。

この検波器５２０からの５ＰＤＡＴＡ信号は入力端子５
０３を経てタイミング・データ回復回路５０４に供給さ
れ、またこのタイミング・データ回復回路５０４からの
出力信号は群出力端子５０５を経て同期・解読論理回路
５０６に供給される。

この同期・解読論理回路５０６からの複数信号は後述す
るように群端子５０７を経てタイミング・データ回復回
路５０４に与えられる。

ＦＭ無線受信機５０２は予定の中心周波数に対し所望の
周波数帯範囲内で検波無線周波信号の周波数変化を検出
する。

この発明の好適実施例に堰いてはページング信号は周波
数変移えり抜き信閃として送られるため、ＦＭ無線受信
機５０２の杉波器５２０からの出貨信号は、この検波器
５２０に与えられた入力信号の周波数変移が検出される
毎に信号レベルの変る複数パルスから構成されるこれら
の出力信号は好ましくは従来の分相信号形式のものであ
り、また出力端子５０３に現われる５ＰＤＡＴＡ信号を
構成する。

タイミング・データ回復回路５０４は検波器５０２から
の５ＰＤＡＴＡ信号を従来のＮＲＺデジクツ形式に変換
しかつそれからタイミング信号を回ゆする。

このＮＲＺＤＡＴＡ信号および発生したタイミング信号
は同期・解読論理回路５０６に供給されて、後程第５図
にもとづいて詳述するように、評価される。

Ａ タイミング回復回路 第３図のタイミング回復回路５０４を更に詳示したのが
第４図の機能説明ブロック図であるこの第４図にもとづ
いて説明すれば、第３図の検波器５２０の出力端子５０
３からの分相データ信号はタイミング・データ回復回路
５０４中の適当な従来形式の遷移パルス発生器５２２に
供給される。

この遷移パルス発生器５２２からの出力信号は２入力端
子付きＡＮＤゲート５２４の一方の入力端子に供給され
、このＡＮＤゲート５２４の出力信号は従来形式の双安
定マルチバイブレークすなわちフリップ・フロップ５２
６のリセット入力端子Ｒに供給される。

フリップ・フロップ５２６の偽出力端子Ｑはこのフリッ
プ・フロップ５２６のセット操縦入力端子りおよび、第
１および第２アナログ・スイッチ５２８．５３０のアナ
ログ・デ゛−り入力端子に接続されている。

このアナログ・スイッチ５２８，５３０の出力信号は夫
々、抵抗５３２．５３４を通じて従来形式の電圧調整式
発振器（ＶＣＯ）５３６の制御入力端子に供給される。

この発振器５３６の制御入力端子はコンデンサ５３８を
介して接地される。

ＶＣ０５３６の出力信号は８分割カウンタ５４０と、７
分割カウンタ５４２と、反転器５４３を通じて複数個の
４入力端子付きＡＮＤゲート５４４〜５５０の各々の一
つの入力端子とに供給され、また反転器５５１を通じて
３入力端子付きＡＮＤゲート５６０の一つの入力端子に
供給される。

カウンタ５４２からの出力信号は、従来形式の双安定マ
ルチバイブレークすなわちフリップ・フロップ５５２の
クロック入力端子Ｃに、またこのフリップ・フロップ５
５２のセット操縦入力端子りに接続されている偽出力端
子Ｑに供給される。

このフリップ・フロップ５５２の偽出力端子Ｑからの出
力信号はＡＮＤゲート５４４〜５５０の各々の一つの入
力端子に供給され、またフリップ・フロップ５５２の真
出力端子Ｑからの出力信号は２入力端子付きＯＲゲート
５５４の一方の入力端子に供給される。

このＯＲゲ゛−ト５５４の出力信号はＡＮＤゲ゛−ト５
２４の他方の入力端子に供給される。

カウンタ５４２の第１段からのＤ１出出力器はＡ、ＮＤ
ゲート５４８の一つの入力端子に、また反転器５４７を
通じてＡＮＤゲート５４６の一つの入力端子に供給され
る。

カウンタ５４２の第２段からのＤ２信号はＡＮＤゲート
５５０の一つの入力端子に、また反転器５５６を通じて
ＡＮＤゲート５４８の一つの入力端子に、さらにまた２
入力端子付きＡＮＤゲート５５８の一方の入力端子に供
給される。

カウンタ５４２からのＤ３出力信号はＡＮＤゲート５５
８の他方の入力端子に、３入力端子付きＡＮＤゲート５
６０の一つの入力端子に、また反転器５６２を通じてＡ
ＮＤゲート５５０の一つの入力端子に供給される。

カウンタ５４２からのＤ４出力信号は反転器５６４を通
じてＡＮＤゲート５４４．５４６および５６０の各々の
一つの入力端子に供給される。

ＡＮＤゲート５４４〜５５０からのｃＬ１〜ＣＬ４クロ
ック出力信号は夫々、第３図の検波器５２０からの５Ｐ
ＤＡＴＡ信号および８分割カウンタ５４０からの出力信
号ＢＵＺＺと共に群出力端子５０５に供給される。

更に、ＡＮＤゲーｌ−５４６からのＣＬ２クロック信号
は２入力端子付きＡＮＤゲート５６６の一方の入力端子
に供給される。

第４図にもとづきさらに説明すれば、第３図の同期・解
読論理回路５０６の群端子５０７からのＺ Ｅ ＲＯ信
号は、３入力端子付きＡＮＤゲート５６８の一つの入力
端子に、ＯＲゲート５５４の他方の入力端子に、２入力
端子付きＡＮＤゲート５７０の一方の入力端子に、２入
力端子付きＡＮＤゲート５６１の一方の入力端子に、ま
た反転器５７２を通じてＡＮＤゲート５６６の他方の入
力端子にそれぞれ供給される３ＡＮＤゲート５６０の出
力信号は反転器５６３を通じてＡＮＤゲート５６１の他
方の入力端子に供給され、またＡＮＤゲート５６１の出
力信号は２入力端子付きＯＲゲート５７４の一方の入力
端子に供給される。

ＡＮＤゲート５６６の出力信号はＯＲゲート５γ４の他
方の入力端子に供給され、このＯＲゲート５７４の出力
信号はフリップ・フロップ５２ｄのクロック入力端子Ｃ
に供給される。

第３図の同期・解読論理回路５０６から第４図のタイミ
ング回復回路５０４の群入力端子５０７に供給されるＲ
ＣＶ信号はＡＮＤゲート５７０の他方の入力端子に供給
され、またアナログ・スイッチ５３０のゲート入力端子
に供給され、ＡＮＤゲ゛−１−５７０の出力信号はアナ
ログ・スイッチ５２８のゲート入力端子に供給される。

同様に、ＰＩＣ信号はＡＮＤゲート５６８の。

入力端子に供給される。

ＡＮＤゲート５５８の出力信号はＡＮＤゲート５６８の
別の入力端子に供給される。

ＡＮＩ）ゲート５６８の出力信号はフリップ・フロップ
５５２のリセット入力端子Ｒに供給される。

動作において、第３図の無線受信機５０２の検波器５２
０で検出した分相データ信号すなわち５ＰＤＡＴＡ信号
は第４図の遷移パルス発生器５２２に供給され、このパ
ルス発生器は ５ＰＤＡＴＡ信号が信号レベルを変える毎に出力パルス
を発生する。

遷移パルス発生器５２２からのパルスは、こうしてその
反復度がこの発生器に供給されるデータのビット速度の
約２倍となり、従ってこの遷移パルス発生器５２２から
の信号の反復度は、分相データのビット速度が約１２０
０ビツト／秒であるから、約２４００ビツト／秒となる
。

しかしながらここで注意すべき点は、遷移パルス発生器
５２２からの信号の周波数は２４００パルス／秒である
が、５ＰＤＡＴＡ信号が非零復帰データの形式であるた
めパルスが幾つか散失することである。

電圧調整式発振器５３６からの出力信号は入力分相デー
タ信号と同相化して、入力Ｓ Ｐ ’１）ＡＴＡ信号と
位相およびビット速度において同期化されたクロック信
号ＣＬＩ〜ＣＬ４の発生を保証しなければならない。

この電圧調整式発振器５３６の適正同期化を保証するた
め、位相閉鎖ループが使用され、入力５ＰＤＡＴＡ信号
とクロック信号との位相差に関する信号を発生させて、
後桟詳述するようにＶＣＯ５３６を制御する。

遷移パルス発生器５２２からの出力信号はＡＮＤゲート
５２４によってゲートされ、フリップ・フロップ５２６
のリセット入力端子Ｒに供給されて、５ＰＤＡＴＡ信号
がその信号レベルを変える毎にそのフリップ・フロップ
をリセットさせる。

各メッセージ語の始めにおける１２個の偽ビットの間に
入力データ信号に電圧調整式発振器５３６を急速に位相
閉鎖するのが望ましいため、遷移パルスは全て、後程第
５図にもとづく説明中に更に詳述するように、同期・解
読論理回路５０６の語同期装置からの高信号レベルのＺ
ＥＲＯ信号により最初にＡＮＤゲート５２４を通過せし
められる。

更に、上記の最初の１２ビット期間の間および同期・解
読論理回路５０６からのＺＥＲＯ信号が低信号レベルに
なるまで第４図のアナログ・スイッチ５２８および５３
０は双方とも作動される。

更に続けて第４図にもとづいて説明すれば、検相フリッ
プ・フロップ５２６は上記の最初の急速同期化期間にお
いて電圧調整式発振器５３６からの出力信号によってク
ロックされかつ、遷移パルス発生器５２２からの遷移パ
ルスによってリセットされる。

フリップ・フロップ５２６の偽出力端子Ｑからの出力信
号は抵抗５３２．５３４とコンデンサ５３８とからなる
積分器に、アナログ・スイッチ５２８および５３０を通
じて供給される。

コンデンサ５３８における電圧はＶＣＯ５３６からの出
力信号を制御し、この出力信号は５ＰＤＡＴＡ信号に、
約１６．８ ＫＨ，ｎ）周波数で同相化される。

検相フリップ・フロップ５２６に供給される位相情報の
周波数はＺＥＲＯ信号が高信号レベルにある間２．４
ＫＨｚであり、また積分回路のＲＣ時定数が極めて小さ
くて位相閉鎖ループの帯域幅が増大するために、電圧調
整式発振器は入力５ＰＤＡＴＡ信号と急速に同期化する
。

しかしながら、依然としてプラスまたはマイナス１８０
°の位相象限不明化が起り得、この点については、遷移
パルス発生器５２２からの出力信号が正遷移と負遷移と
の間で差がないため解決されなければならない。

クロック信号の適正位相化を決定するため、ＶＣＯ５３
６からの出力信号は７分割カウンタ５４２に供給され、
このカウンタからの ２、４ ＫＨｚ出力信号は位相選択フリップ・フロップ
５５２をクロックするのに使用される。

このフリップ・フロップ５５２が２．４ ＫＨｚの速度
でクロックされると、その真出力端子Ｑからの出力信号
は遷移パルスのＡＮＤゲート５２４の通過を制御しかつ
入力分相データと同相化あるいは位相はずれになる。

５ＰＤＡＴＡ信号の入力メッセージ語の同期取得２パタ
ーンＳＡが連続的に認識されている間は、位相選別フリ
ップ・フロップ５５２からの出力信号の位相は変化しな
い。

しかしながら、もし補数（すなわち、第３図の説明用同
期取得パターン１１０１の００１０）が認識されると、
シ「同期パターン補数」すなわちＰＩＣ信号は高信
号レベルとなり、フリップ・フロップ５５２は７分割カ
ウンタ５４２からの丘）およびＤ３信号により適時にリ
セットされる。

こうしてフリップ・フ田ンプ５５２からの出力信号の位
十順が逆転される。

第５図にもとづき後程述べる如く、同期・解読論理回路
５０６によって同期取得パターンＳＡあるいはその補数
が認識されると、ＺＥＲＯ信号レベルが低くなってＡＮ
Ｄゲート５６１ 、。

５６８．５７０を抑止しかつＡＮＤゲート５６６を作動
する。

この後、ＣＬ２信号はフリップ・フロップ５２６をクロ
ックする。

このようにして、フリップ・フロップ５２６は、その他
の遷移パルスが位相選択フリップ・フロップ２５５２に
よって選択される毎にリセットされる。

更に、アナログ・スイッチ５２８は抑止されかつ積分回
路のＲＣ時定数は実質上増大され、これによって位相閉
鎖ループの帯域幅が減じられる。

７分割カウンタ５４２はその第１〜第４段の夫々の真出
力端子から４個の出力信号Ｄ１〜Ｄ４を出す。

これらの信号はＡＮＤゲート５４４〜５５０によって解
読されて４個のクロック信号ＣＬＩ〜ＣＬ４を出す。

このクロック信号ＣＬ１〜ＣＬ４は１２００ ＫＨｚの
反復度で発生せしめられかつ互い他に対し若干移相され
ると、入力データ流と同相化しかつ互いに他に対して若
干遅延した４１固のクロック信号が出される。

例えば、ＣＬＩクロック信号が入力データ流に対して同
相化されるとその入力５ＰＤＡＴＡ信号の各ビット位置
の最初の１／４においてＣＬＩパルスが発生する。

ＣＬ２〜ＣＬ４信号は全てＣＬＩ信号に対しかつ互いに
他に対し、例えば数標識順に５０〜１００マイクロ秒程
度の予定量だけ遅延される。

後で更に詳述するように、受信機は大半のデータ・フレ
ームを構成しているタイム・スロットのうちの唯一つの
タイム・スロットの間付勢されている。

例えば、受信機は各８秒の主要データ・フレームにおい
て約１秒間付勢され約７秒間は非付勢状態にある。

この受信機の「オス１時間においては、ＲＣＶ信号のレ
ベルは低く、またアナログ・ゲート（スイッチ）５２８
および５３０の双方ともに抑止される。

しかしながら、コンデンサ５３８は受信機の「オン」時
間において充電電圧を保持し、またその受信機が再び付
勢されるとＶＣＯ５３６は入力５ＰＤＡＴＡ信号とほぼ
同相閉鎖され、これによってタイミング回復回路の同期
化が容易となる。

また、ＶＣ０５３６の周波数が受信機の付勢されている
間はほぼ一定に保持されるため、その受信機の「オフ」
時間は高精度にタイミングが行なわれ得、こうして次の
主要データ・フレームの所望のタイム・スロットにおい
てデータ信号を受信するため受信機を再付勢できるもの
である。

Ｂ 同期・解読論理回路 第３図の同期・解読論理回路５０６を更に詳しく示した
のが第５図の機能説明ブロック図である。

この第５図にもとづいて説明すれば、この同期・解読論
理回路の群入力端子５０５における分相データすなわち
５ＰＤＡＴＡ信号は同期パターン検出器６００に供給さ
れ、また第４図のタイミング回復回路５０４からのＢＵ
ＺＺ信号はページ指示器６０２に供給される。

第４図のタイミング回復回路５０４からのＣＬＩクロッ
ク信号もまた群入力端子５０５を介して同期パターン検
出器６００に供給され、ＣＬ３〜ＣＬ４信号はアップ・
ダウン・カウンタ回路６０６に供給される。

入力端子５０５からのＣＬＩおよびＣＬ２信号はマトリ
ックス・アドレス発生器６０８に供給され、ＣＬ４クロ
ック信号と共にアドレス評価装置６１０に供給される。

ＣＬ２信号はタイミング信号発生器６１２に供給され、
ＣＬ２〜ＣＬ４信号はアドレス受入回路６１４に供給さ
れる。

同期パターン検出器６００の出力端子６００Ａからの「
同期取得検出」すなわちＳＡ倍信号マトリックス・アド
レス発生器６０８およびアップ・ダウン・カウンタ回路
６０４に供給される３同期パターン検出器６００の出力
端子６００Ｂからの遅延データすなわちＤＤＡＴＡ信号
はアドレス評価装置６１０に供給され、同期取得パター
ン補数すな４つちＰＩＣ出力信号は同期パターン検出器
６００の出力端子６００Ｃから同期解読論理回路の群出
力端子５０７に供給されて、第４図のタイミング回復回
路５０４に供給される。

更に続けて第５図にもとづいて説明すれば、アップ・ダ
ウン・カウンタ回路６０４の出力端子６０４Ａからの「
ゼロ計数」すなわちＺＥＲＯ信号は群出力端子５０７、
同期パターン検出器６００およびマトリックス・アドレ
ス発生器 。

６０８にそれぞれ供給される。

アップ・ダウンカウンタ回路６０４の群出力端子６０４
Ｂからの５ＹＮＣおよび５ＹＮＣ信号はアドレス評価装
置６１０およびアドレス受入回路６１４に供給される。

群出力端子６０４Ｂからの５ＹＮＣ。信号はまた受信機
のオン・オフ論理回路６０６に供給される。

マトリックス・アドレス発生器６０８は２個のフレーム
信号ＣＬ３２およびＣＬ３６を発生し、これらは群出力
端子６０８Ａを介してアラ。

プ・ダウン・カウンタ回路６０４およびアドレス評価装
置６１０に供給される。

マトリックスアドレス発生器６０８からのＣＬ３２信号
はまたアドレス受入回路６１４に供給され、ＣＬ３６信
号はタイミング信号発生器６１２に供給される。

マトリックス・アドレス発生器６０８はロウ走査信号Ｒ
１−π下を発生し、この信号は群出力端子６０８Ｂを介
してアドレス・マトリックス６１６に供給される。

さらに、ロウ走査信号Ｒ９はアドレス受入回路６１４に
供給される。

カラム走査信号Ｃ１〜Ｃ４はマトリックス・アドレス発
生器６０８から、群出力端子６０８Ｃを介してアドレス
・マトリックス６１６に供給される。

アドレス・マトリックス６１６は、ロウおよびカラム走
査信号Ｒ１〜Ｒ９およびＣ１〜Ｃ４によるそのアドレス
・マトリックスの走査に応じて一つまたはそれ以上のア
ドレス信号、例えばＡＤＳｌおよびＡＤＳ２を発生する
。

このＡＤＳ １およびＡＤＳ２アドレス信号は出力端子
６１６Ａを介してアドレス評価装置６１０に供給される
。

唯一つのアドレス信号、例えばＡＤＳｌのみが発生され
る場合、「アドレス番号２抑止−１すなわちＡ２信号が
出力端子６１６Ｂを介してアドレス受入回路６１４に供
給される。

アドレス評価装置６１０は局部発生アドレス信号ＡＤＳ
ＩおよびＡＤＳ２に対して入力データ信号ＤＤＡＴＡを
評価し、そしてアドレス・エラー信号ＥＲＲ３Ａおよび
ＥＲＲ３Ｂを発生し、これらの信号は出力端子６１０Ａ
を介してアドレス受入回路６１４に供給される。

エラー信号ＥＲＲ１は出力端子６１０Ｂを介してアップ
・ダウン・カウンタ回路６０４に供給され、またアドレ
ス評価装置６１０からの「同期維持ゲ゛−ティング」す
なわちＧおよびＧ信号は出力端子６１０Ｃを介してアッ
プ・ダウン・カウンタ回路６０４に供給される。

群出力端子６１０ＣからのＧ出力信号はまた受信機のオ
ン・オフ論理回路６０６に供給される。

アドレス受入回路６１４はアドレス・エラー・データを
評価し、受入可能なアドレスが受信されたか否かを決定
する。

このアドレス受入回路は受信機に割当てられた受入アド
レスに対して「アドレス受入」信号ＡＤＩＡＣまたはＡ
Ｄ２ＡＣを発生し、この信号はアドレス受入回路６１４
の出力端子６１４Ａを介してページ指示器６０２に供給
される。

アドレス受入回路６１４からの「表示器リセット」すな
わちＩＲ８Ｔ出力信号はその出力端子６１４Ｂを介して
ページ指示器６０２に供給される。

受信機のオン・オフ論理回路６０６は連続的な主要デー
タ・フレームにおける受信機の付勢および非付勢を制御
する。

「受信機オン」および「受信機オフ」信号ＲＣＶおよび
πＵ■は夫夫、受信機のオン・オフ論理回路６０６の群
出力端子６０６Ａに供給される。

ＲＣＶ信号は同期・解読論理回路の群出力端子５０７に
およびアドレス受入回路６１４に供給される。

受信機のオン・オフ論理回路６０６の群出力端子６０６
ＡからのＲＣＶ信号は同期パターン検出器６００、マト
リックス・アドレス発生器６０８、アドレス評価器６１
０およびページ指示器６０２に供給される。

「タイミング回路リセット」信号ＦＦ２１および「アド
レス受信」すなわちＡＤＨＥＣ信号は受信機のオン・オ
フ論理回路６０６の出力端子６０６Ｂを介してタイミン
グ信号発生器６１２に供給される。

受信機のオン・オフ論理回路６０６の群出力端子６０６
Ｃからの「アドレス転送」すなわちＴＲＡＮＳ信号のＦ
Ｆ６信号およびＦＦ８信号はアドレス受入回路６１４に
供給される。

タイミング信号発生器６１２は出力端子 ６１２Ａに様々なタイミング信号Ｓ６，７および￥１〜
￥５を発生し、それらは受信機のオンオフ論理回路６０
６に供給される。

追加のタイミング信号Ｚ１および￥３はタイミング信号
発生器６１２の出力端子６１２Ｂからページ指示器６０
２に供給される。

第５図の同期・解読論理回路５０６はまた、電池試験回
路６１８および電源オンリセット回路６２０を有してい
る。

この電源オンリセット回路６２０は受信機が最初に付勢
されると［電源オンリセット」すなわちＦＯＲ出力信号
を発。

生ずる。

このＦＯＲ信号はタイミング信号発生器６１２、受信機
のオン・オフ論理回路６０６゜アドレス受入回路６１４
、ページ指示器６０２および電池試験回路６１８に供給
され、電源が最初に入れられるとそれらの回路をリセッ
トする。

電池試験回路６１８は電源が最初に入れられた時の受信
機の電池電圧を試験し、その電池の出力電圧が予定レベ
ル以下であれば「電池不良」すなわちＢＢＡＤ出力信号
を発生する。

動作に関しては、第３図の受信機中の弁別回路（検波器
）５２０により回復された分相データ信号５ＰＤＡＴＡ
はＣＬＩクロック信号によって第５図の同期パターン検
出器６００の中ヘクロツクされる。

最初の４ビツトの同期取得信号ＳＡまたはその補数ＰＩ
Ｃが同期パターン検出器６００によって認識されるとア
ップ・ダウン・カウンタ回路６０４はＳＡ倍信号よって
１計数だけ増分される。

第４図のタイミング回復回路５０４に与えられるＰＩＣ
信号は同期取得信号数が認識されるとＣＬＩ信号の位相
を変化させる。

さらに第５図にもとづいて説明すれば、アドレス評価装
置６１０は、マトリックス・アドレス発生器６０８の発
生するフレーム信号ＣＬ３２およびＣＬ３６に応じて、
同期取得信号の次の３２ビツト中の２進「１」の数を計
数する。

一つまたはそれ以上の２進「１」が計数されると、アッ
プ・ダウン・カウンタ回路６０４は１計数だけ減じられ
る。

２進「１」が全く計数されない場合、そのアップ・ダウ
ン・カウンタ回路６０４は１計数だけ増分される。

アップ・ダウン・カウンタ回路６０４が入力５ＰＤＡＴ
Ａ信号の同期取得部分において３計数に達して入力ディ
ジタル・データ信号 ５ＰＤＡＴＡのビットのエラー率が予定値以下であるこ
とが示されると、５ＹＮＣ信号の信号レベルは高く、Ｄ
ＤＡＴＡ信号として送られた５ＰＤＡＴＡ信号のアドレ
ス部分をその後に、アドレス評価装置６１０によって評
価することができる。

ＤＤＡＴＡ信号のアドレス部分、すなわち、同期維持信
号ＳＢを伴なわない、第２図中に述べた３０個のアドレ
スは、入力ＤＤＡＴＡ信号の各アドレス部分に同期して
アドレス・マトリックス６１６を走査しかつ局部発生ア
ドレス信号ＡＤＳ １およびＡＤＳ２や同期パターン検
出器６００からの遅延データ信号ＤＤＡＴＡの対応ビッ
ト間の信号レベル差を連続的に評価することによって評
価される。

アドレス信号ＡＤＳ１およびＡＤＳ２、およびＤＤＡＴ
Ａ信号の対応ビット間の信号レベル差の数が予定数以下
の場合、アドレス受入回路６１４は、ＲＣＶ信号の信号
レベルが低い時アドレス受入信号を発生するようにＥＲ
Ｒ３ＡおよびＥＲＲ３Ｂ信号の一つにより条件付けされ
る。

アドレスが受入れられかつ受信機の信号ＲＣＶが低信号
レベルをとる時、可聴ページ表示信号がタイム・スロッ
トの終りにおいてページ指示器６０２によって発生され
る。

入力５ＰＤＡＴＡ信号の同期維持部分ＳＢはまた受信機
に割当てられかつ、例えばＡＤＳＩ信号の最後の４ビツ
トとしてアドレス・マトリックス６１６に蓄積された同
期維持信号に対して照合される。

この同期維持部分ＳＢを評価することにより、入力デー
タ信号のビットのエラー率が残りのタイム・スロットに
おいても予定値を越えないことが保証される。

この評価はまた、２台以上の装置が同一のページング領
域内で動作している時、受信機が適当なページング方式
において送信機からの信号を受けることを確実ならしめ
る。

入力ＤＤＡＴＡ信号の各アドレス部分は、同期取得信号
の３２ビツト「０」部分が６個以下の２進「１」を含む
こととは無関係に、好適実症例においては少なくとも６
個の２進「１」を含んでいる。

この時アドレス評価装置６１０中の２進Ｉｌｌにのみ応
じたカウンタ中の６計数は「０」部分よりもアドレス部
分が評価されつつあることを示す。

ＣＬ３６フレーム信号と〜致するこの６計数はＧ信号を
高レベルにしその後は、ＳＢ以外の同期取得パターンが
認識されるとアップ・ダウン・カウンタ回路６０４の計
数値が減じられ、同期維持パターンＳＢが認識されると
、そのアップ・ダウン・カウンタ回路６０４の計数値が
増分される。

タイム・スロットの終りにおいても依然として５ＹＮＣ
信号が高信号レベルにあって、５ＰＤＡＴＡ信号のビッ
トのエラー率がタイムスロットに渡って受入れられるこ
とが示された場合、受信機の諸回路はその５ＰＤＡＴＡ
信号が次の主要データ・フレームにおいてその同一タイ
ム・スロット中に到達しなければならなくなるまで非付
勢状態にある。

所望の時間間隔で受信機の回路を非付勢状態におくため
に、受信機のオン・オフ論理回路６０６は、タイミング
信号発生器６１２からのＳ６，７信号に応じて約６．７
２秒間（データ・フレームが８個の１秒タイム・スロッ
トで構成されている場合）、低信号レベルをとる。

その後この受信機オン・オフ論理回路６０６はデータ信
号５ＰＤＡＴＡが次の主要データ・フレームにおいて選
択されたタイム・スロット中に到着しなければならなく
なる直前に受信機の回路を付勢する。

上記の如く、ページ指示器６０２はアドレスが選択され
たタイム・スロットにおいて連続評価された時に可聴警
報信号を発生する。

二つの別々のアドレスが受信機に割当てられ、例えばそ
の各々が、別のページング者あるいはページング者群が
その加入者との通信を欲していることを示している場合
、ページ指示器６０２は二つの別々の可聴音を出す。

受信機が付勢されていることを示す。

タイミング回復回路からのＢＵＺＺ信号は例えば、２．
１ ＫＨｚの信号であり、かつ例えば電磁変換器の如き
可聴表示器へ、受信機に割当てられたアドレス信号ＡＤ
ＳＩの一つの認識に応じた不変置きしてまた受信機に割
当てられた別のアドレス信号ＡＤＳ２の認識に応じたさ
い断音または脈動音としてゲートされる。

■ 同期パターン検出器 第５図の同期パターン検出器６００を更に詳しく示した
のが第６図の機能説明ブロック図である。

この第６図にもとづいて説明すれば、第４図のタイミン
グ回復回路５０４の群出力端子５０５からの分相データ
信号５ＰＤＡＴＡは１個またはそれ以上の整形増幅器６
２２を通じて４ビツト・シフト・レジスタ６２４のデー
タ入力端子に供給される。

第４図のタイミング回復回路５０４の群出力端子５０５
からのＣＬＩクロック信号はまたシフト・レジスタ６２
４のクロック入力端子Ｃに供給される。

第５図の受信機のオン・オフ論理回路６０６の出力端子
６０６ＡからのＲＣＶ信号はシフト・レジスタ６２４の
リセット入力端子Ｒに供給される。

４ビットの同期取得パターンＳＡを１１０１とすれば、
シフト・レジスタ６２４の第１゜第２および第４段の真
出力端子からの出力信号Ｑｌ ｊＱ２ ｊＱ４は４入力
端子付きＡＮＤゲート６２６の３個の入力端子に供給さ
れ、またシフト・レジスタ６２４の第３段の偽出力端子
からの出力信号Ｑ３はＡＮＤゲート６２６の第４入力端
子に供給される。

このＡＮＤゲート６２６からの「パターン認識」すなわ
ちＰ１出力信号は２入力端子付きＯＲゲート６２８の一
方の入力端子に供給され、またこのＯＲゲート６２８か
らの「同期取得パターン検出」すなわちＳＡ出力信号は
同期パターン検出器６００の出力端子６００Ａに発生さ
れ、第５図のアップダウン・カウンタ回路６０４および
マトリックス・アドレス発生器６０８に供給される。

シフト・レジスタ６２４の夫々第１．第２゜第４段の偽
出力端子からのＱｌ、Ｑ２．Ｑ４信号は４入力端子付き
ＡＮＤゲート６３０の三つの入力端子に供給され、また
シフト・レジスタ６２４の第３段の真出力端子からのＱ
３信号はＡＮＤゲート６３０の第４入力端子に供給され
る。

このＡＮＤゲ゛−トロ３０からの「同期パターン補数検
出」すなわちＰＩＣ出力信号は２入力端子付きＡＮＤゲ
ート６３２の一方の入力端子および同期パターン検出器
６００の出力端子６００Ｃに供給される。

第５図のアップ・ダウン・カウンタ回路６０４の出力端
子６０４ＡからのＺＥＲＯ信号はＡＮＤゲート６３２の
他方の入力端子に供給され、このＡＮＤゲート６３２か
らの出力信号はＯＲゲート６２８の他方の入力端子に供
給される。

動作に関し、続けてこの第６図にもさづいて説明すれば
、止σＮ信号は、受信機が最初に断とされるとシフト・
レジスタ６２４をリセットさせる。

５ＰＤＡＴＡ信号は整形増幅器６２２により整形されか
つＣＬＩクロック信号により。

シフト・レジスタ６２４中ヘクロツクされる。

４ビツトの同期取得信号ＳＡがＡＮＤゲー１−６２６に
よって認識されると、そのＳＡ倍信号一つのＣＬＩクロ
ック・パルスから次のＣＬ１クロック・パルスまでの持
続時間において高倍。

号レベルをとる。

第５図のアップ・ダウン・カウンタ６０４における計数
値がゼロである場合、４ビット同期取得パターンＳＡの
補数がＡＮＤゲート６３０により認識されると、そのＳ
Ａ出力信号は高信号レベルとなり、ＰＩＣ信号は、前記
の如くＣＬ１クロック信号の位相を変える高信号レベル
となる。

同期取得パターンまたはその補数のいずれかがＡＮＤゲ
ート６２６および６３０により認識されると、高レベル
のＳＡ出力信号によりアップ・ダウン・カウンタ回路６
０４は後程第７図にもとづいて説明する如く増分され、
その後ＡＮＤゲート６３２は抑止され、またＡＮＤゲー
ト６２６による同期取得パターンＳＡの連続的認識のみ
により高レベルのＳＡ出力信号が出される。

さらに、シフト・レジスタ６２４の第１段の真出力端子
からの出力信号Ｑ１は出力端子６００ＢにＤ １） Ａ
Ｔ Ａ出力信号として発生され２ る。

このＤＤＡＴＡ信号は後程第１０図にもとづいて詳述す
る如くアドレス評価器６１０によって利用される。

２ アップ・ダウン・カウンタ回路 第５図の同期・解読論理回路のアップ・ダウン・カウン
タ回路６０４を更に詳しく示すのが第７図の機能説明ブ
田ンク図である。

第７図にもとづいて説明すれば、第５図の同期・解読論
理回路５０６の群入力端子５０５からのＣＬ３クロック
信号は６入力端子付きＡＮＤゲート６３４．５入力端子
付きＡＮＤゲート６３６．４入力端子ＡＮＤゲート６３
８および３個の５入力端子付きＡＮＤゲート６４０〜６
４４の一つの入力端子にそれぞれ供給される。

第５図の同期・解読論理回路５０６の群入力端子５０５
からのＣＬ４クロック信号は４個の２入力端子付きＡＮ
Ｄゲート６４６〜６５２の一つの入力端子に供給される
。

第６図の同期パターン検出器６００の出力端子６００Ａ
からの同期パターン解読またはＳＡ倍信号ＡＮＤゲート
６３６の一つの入力に、また反転器６４１を通じてＡＮ
Ｄゲート６４０の一つの入力端子にそれぞれ供給される
。

第５図のアドレス評価装置６１０の出力端子６１０Ｂか
らのＥＲＲＩ出力信号はＡＮＤゲ゛−トロ４２および６
４４の各々の一つの入力端子に、また反転器６５４を通
じてＡＮＤゲート６３４および６３８の各々の一つの入
力端子に供給される。

第５図および第１０図のアドレス評価装置６１０の出力
端子６１０Ｃからの「第１アドレス信号受信」すなわち
Ｇ出力信号はＡＮＤゲート６４２の一つの入力端子に供
給され、また出力端子６１０Ｃからのｄ信号はＡＮＤゲ
ート６３６および６４０の各々の一つの入力端子に供給
される。

第５図および第８図のマｌ−ＩＪツクス・アドレス発生
器６０８の出力端子６０８ＡからのＣＬ３２フレーム信
号はＡＮＤゲート６４８および６３４の各々の一つの入
力端子に供給され、またマトリックス・アドレス発生器
６０８の群出力端子６０８Ａからの出力信号ＣＬ３６は
Ａ Ｎ Ｄゲート６４６および６３６〜６４２の各々の
一つの入力端子に供給される。

Ａ、ＮＤゲ゛−４６３４からの出力信号は３入力端子付
きＯＲゲート６５６の一つの入力端子に供給され、また
このＯＲゲート６５６からの出力信号は従来形式の２段
式アップ・ダウン・カウンタ６５９の１アツプ」入力端
子に供給される。

ＡＮＤゲ゛−トロ３６からの出力信号はＯＲゲート６５
６の第２入力端子に供給され、またＡＮＤゲーｌ−６３
８からの出力信号は２入力端子付きＡＮＤゲート６５８
の一つの入力端子に供給され、このゲートからの出力信
号はＯＲゲート６５６の第３入力端子に供給される。

ＡＮ’１．）ゲ゛−１−６４０からの出力信号は３入力
端子付きＯＲゲート６６０の一つの入力端子に供給され
、またＡＮＤゲ゛−トロ４２からの出力信号はこのＯＲ
ゲート６６０の第２入力端子に供給される。

ＡＮＤゲート６４４からの出力信号は反転器６６２を通
じて、従来形式の双安定マルチバイブレークすなわちフ
リップ・フロップ６６４のクロック入力端子Ｃに、およ
びまたＯＲゲート６６０の第３入力端子に供給される。

このＯＲゲ゛−）６６０からの出力信号はアップダウン
・カウンタ６５９の［ダウン」入力端子に供給される。

このアップ・ダウン・カウンタ６５９の第１および第２
段の偽出力端子からの夫々の出力信号Ｑ１およびＱ２は
２入力端子付きＡＮＤゲート６６６の入力端子に供給さ
れる。

上記アップダウン・カウンタ６５９の第１段および第２
段の真出力端子からの夫々の出力信号Ｑ１およびＱ２は
２入力端子付きＡＮＤゲート６６８の入力端子に供給さ
れる。

ＡＮＤゲート６６６からのＺＥＲＯ出力信号はＡＮＤゲ
ート６５０の第２入力端子、出力端子６０４Ａに、また
反転器６７０を通じてＡＮＤゲート６３４．６４０〜６
４４の各々の一つの入力端子に供給される。

ＡＮＤゲート６６８からのＴＨＲＥＥ出貨信号はＡＮＤ
ゲート６５２の他方の入力端子に、また反転器６７０を
通じてＡＮＤゲート６３４および６３６の各々の一つの
入力端子に、更にＡＮＤゲニト６５８の他方の入力端に
供給される０ＡＮＤゲート６５２からの出力信号は双安
定マルチバイブレークすなわちフリップ・フロップ６７
４のセット入力端子Ｓに供給され、またＡＮＤゲ゛−１
−６５０からの出力信号はフリップ・フロップ６７４の
リセット入力端子Ｈに供給される。

フリップ・フロップ６７４の真出力端子からの５ＹＮＣ
出力信号は群出力端子６０４Ｂから出されそしてＡＮＤ
ゲ−１−６３８の入力端子に供給される。

このフリップ・フロップ６７４の偽出力端子Ｑからの５
ＹＮＣ信号は群出力端子６０４Ｂに、またＡＮＤゲ゛−
１−６３４および６４４の各々の入力端子に供給される
。

ＡＮＤゲ゛−トロ４６からの出力信号はフリップ・フロ
ップ６６４のセット入力端子Ｓに供給され、またＡＮＤ
ゲ゛−１−６４８からの出力信号はフリップ・フロップ
６６４のリセット入力端子Ｈに供給される。

フリップ・フロップ６６４のセット操縦端子りは接地さ
れ、フリップ・）ランプ６６４の真出力端子Ｑからの「
アドレス・ゲート」すなわちＡＤＧＴ出力信号はＡＮＤ
ゲ゛−１−６４４の別の入力端子に供給される。

動作に関し、続けて第７図にもとづいて説明すると、Ｒ
ＣＶ信号はアップ・ダウン・カウンタ回路６０４中のア
ップ・ダウン・カウンタ６５９を、ゼ用こリセットさせ
る。

このカウンタ６５９に反応するＡＮＤゲート６６６から
のＺＥＲＯ信号は高信号レベルを得、これによりＡＮＤ
ゲート６３４および６４０〜６４４が抑」トされる。

ＡＮＤゲート６６８が抑止されるとＴＨＲＥＥ信号の信
号レベルは低くなり、ＡＮＤゲート６３４および６３６
が作動される。

ＡＮＤゲート６３４もまたＺＥＲＯ信号によって抑止さ
れるので、アップ・ダウン・カウンタ６５９中の計数値
がモーの時、ＡＮＤゲート６３６のみが作動される。

同期パターン検出器６００が最初の６ビツトの同期取得
パターンＳＡもしくはその補数を認識すると、そのＳＡ
信号のレベルは高くそしてＣＬ３クロック信号およびＣ
Ｌ３６フレーム信号によりＡＮＤゲート６３６を通過せ
しめられる。

このＡＮＤゲ゛−１６３６からの出力信号は高信号レベ
ルであり、ＯＲゲー１−６５６を介してアップ・ダウン
・カウンタ６５９の「アップ」入力端子に供給され、そ
のカウンタを１計数だけ増分させる。

その後ＡＮＤゲート６６６からのＺＥＲＯ信号のレベル
は低くなり、Ａ、 Ｎ Ｄゲ−１−６４０〜６４４およ
び６３４は全で作動され、カウンタ６５９の計数値増大
または減少のいずれかを行なうことができる。

３計数に達しかつ同期フリップ・フロップ６７４をセッ
トするに先立ち、アップ・ダウンカウンタ６５９は、同
期取得信号の４ビットＳＡ部分の認識成功もしくはその
同期取得信号の３２ビツトの「０」部分の認識により増
分される。

同期フリップ・フロップ６７４が同期取得信号の認識成
功に応じてセットされた後、同期維持パターンＳＢはア
ップ・ダウン・カウンタ６５９の計数値増分あるいは減
少のいずれかを行ない得る。

下記の表■はアップ・ダウン・カウンタ６５９の増分に
影響する信号状態の組合せリストである。

上表■から判るように、ＴＨＲＥＥ信号はカウンタ６５
９が３計数以上増分されるのを防ぐ。

更に、ＥＲＲＩ信号は同期取得信号の３２ビツトの「０
」部分に１以下の２進「０」が現われたことあるいは、
同期維持すなわちＳＢパターンの評価中に１以下のエラ
ーが現われたことのいずれかを表示し得る。

しかしながら、フレーム信号ＣＬ３２およびＣＬ３６は
上記の二つの可能性の間で相異し、ＡＮＤゲート６３４
をＳＢまたは同期維持信号の認識に応答させる。

いったんアップ・ダウン・カウンタ６５９が１またはそ
れ以上の計数になれば、そのカウンタ６５９は作動され
たＡＮＤゲート６４０〜６４２を通じて計数域される。

以下の表■はアップ・ダウン・カウンタ６５９を計数域
させる各種組合せの信号状態を一覧化したものである。

上表■から判るように、誤った４ビット同期取得パター
ンＳＡはＡＮＤゲー トロ４０を通じてアップ・ダウン
・カウンタ６５９を計数減しまた同期取得信号の３２ビ
ツト「０」部分における１個またはそれ以上の２進「１
」があればそのアップ・ダウン・カウンタ６５９はＡＮ
Ｄゲート６４４を通じて計数減される。

更に、第１アドレス信号が受信された後、Ｇ信号は高信
号レベルとなり、また高信号レベルのＥＲＲＩ信号によ
って示される４ビット同期維持パターンＳＢの認識不成
功により、カウンタ６５９はＡＮＤゲート６４２を通じ
て計数減される。

アップ・ダウン・カウンタ６５９が３計数に達せずにし
かも入力５ＰＤＡＴＡ信号の１１２ビット同期取得部分
において同期フリップ・フロップ６７４をセットすると
、残るタイム・スロットにおいて受信されるアドレスは
解読されない。

アップ・ダウン・カウンタ６５９が入力５ＰＤＡＴＡ信
号の１１２ビット同期取得部分において３計数に達する
のは次のようである。

−１４１；５ ｕｒ 勿論、従って同期フリップ・フロップ６７４は、このフ
リップ・フロップ６７４がタイム・スロットの終りにお
いてリセットされた後十分な数の連続的同期信号を認識
し得なくて示されるように入力５ＰＤＡＴＡ信号のビッ
トのエラー率が過度であれば、そのタイム・スロットが
終る前にリセットされる。

この場合、Ｓ ＰＤＡＴＡ信号はこの信号のビット・エ
ラー率が所望の許容範囲内にあることが判るまで次の連
続タイム・スロットにおいて評価される。

その５ＰＤＡＴＡ信号のビット・エラー率が所望の許容
範囲内にあれば、フリップ・フロップ６７４は依然タイ
ム・スロットの終りにおいてセットされ、受信機は予定
の時間間隔の問罪付勢状態に置かれ、次にその５ＰＤＡ
ＴＡ信号が次の主要データ・フレームにおいて同一タイ
ム・スロットに到達しなければならなくなる直前に再付
勢される。

ｉ マトリックス・アドレス発生器 第５図の同期・解読論理回路のマトリックス・アドレス
発生器６０８を更に詳しく示したのが第８図の機能説明
ブロック図である。

この第８図にもとづいて説明すれば、第４図のタイミン
グ回復回路の群出力端子５０５からのＣＬＩクロック信
号は適当な従来形式の２段リング・カウンタ６８０のク
ロック入力端子Ｃに供給され、第４図のタイミング回復
回路の群出力端子５０５からのＣＬ２クロック信号は３
入力端子付きＡＮＤゲート６８２の一つの入力端子に供
給される。

第６図の同期パターン検出器６００の出力端子６００Ａ
からのＳＡ倍信号ＡＮＤゲート６８２の別の入力端子に
供給され、また第７図のアップ・ダウン・カウンタ回路
６０４の出力端子６０４ＡからのＺＥＲＯ信号はＡＮＤ
ゲート６８２の他方の入力端子に供給される。

このＡＮＤゲ゛−トロ８２からの出力信号はリング・カ
ウンタ６８０のリセット入力端子Ｈに、また適当な従来
形式の５段ツイスト形リング・カウンタ６８４のリセッ
ト入力端子Ｒに供給される。

リング・カウンタ６８０の二つの段からの出力信号Ｑ１
．Ｑ′１．Ｑ２およびＣ２は、適当なゲート回路６８６
に供給されて、連続したカラム走査信号０１〜Ｃ４を発
生させ、この走査信号はマトリックス・アドレス発生器
６０８の出力端子６０８Ｃから出される。

上記のゲート回路６８６からのＣ１信号はまたツイスト
形リング・カウンタ６８４のクロック入力端子Ｃに供給
され、またこのゲート回路６８６からのＣ４信号は一対
の２入力端子付きＡＮＤゲート６８８および６９０の一
つの入力端子に供給される。

上記のツイスト形リング・カウンタ６８４の出力端子１
〜９からの出力信号Ｒ１〜Ｒ９は全体的に参照番号６９
２で示す複数個のＮＡＮＤゲートを通り、またこのＮＡ
ＮＤゲートからのロウ走査出力信号Ｒ１〜Ｒ９はマトリ
ックス・アドレス発生器６０８の群出力端子６０８Ｂに
供給され、ここから第５図のアドレス・マトリックス回
路６１６およびアドレス受入回路に供給される。

続けて第８図にもとづいて説明すれば、ツイスト形リン
グ・カウンタ６８４からのＲ８信号はＡＮＤゲート６８
８の第２入力端子に供給され、このツイスト形リング・
カウンタ６８４からのＲ９信号はＡＮＤゲート６９０の
第２人力。

端子に供給される。

ＡＮＤゲート６８８および６９０の出力端子からのフレ
ーム信号ＣＬ３２およびＣＬ３６は夫々マトリックス・
アドレス発生器６０８の群出力端子６０８Ａを介して第
５図のアドレス評価器６１０、アップ・ダウン。

カウンタ回路６０４および時限信号発生器６１２に供給
される。

動作に関しては、２段リング・カウンタはＣＬＩクロッ
ク信号によって１２００ビット／秒の速度でクロックさ
れ、クロック信号の毎４□ビット時に１度連続したカラ
ム走査信号Ｃ１〜Ｃ４を発生する。

Ｃ１信号はツイスト形リングカウンタ６８４をクロック
し、ロウ走査信号Ｒ１〜Ｒ９は９力ラム走査信号毎に１
度発生される。

リング・カウンタ６８０および６８４は双方とも、最初
の同期取得パターンが認識された時に同時に始動される
ので、カラムおよびロウ走査信号は、同期取得信号と同
期維持信号との中間において発生する入力３２ビツトパ
ターンと同期する。

０４力ラム走査信号およびＲ８０つ走査信号は３２ビツ
ト・パターンの終りにおいて一致する。

これらの二つの信号はこのようにして、ＳＡパターン認
識後、らようど３２個目のパルスの時にＣＬ３２信号を
発生させる。

Ｒ９およびＣ４信号は、ＳＡ倍信号認識後ＤＡＴＡ信号
中のちょうど３６個目のパルスの時に一致する。

このようにして、Ｃ４およびＲ９信号に応じて発生され
るＣＬ３６信号は、３２ビツトの（イ）」パターンおよ
び、次に受信されるアドレス・パターンのちょうど始ま
りにおいて発生する。

４ アドレス・マトリックス回路 第５図の同期・解読論理回路５０６のアドレス・マトリ
ックス回路６１６を更に詳しく示したのが第９図の機能
説明ブロック図である。

ここで第９図にもとづいて説明すれば、第５図のアドレ
ス・マトリックス発生器６０８の出力端子６０８Ｂから
のロウ走査信号Ｒ１〜Ｒ９は夫々、参照番号６９４Ａお
よび６９４Ｂで示すような一つもしくはそれ以上の適当
な従来形式の９×４アドレス・マトリックス回路のＲ１
’〜Ｒ９′入力端子に供給される。

特定の受信機に二つ以上のアドレスを割当てたい場合に
は、追加のアドレス・マトリックスが設けられる。

アドレス・マトリックス６９４の各々は好ましくは、出
力線路ＣＩ’〜Ｃ４’が全てダイオードおよびつめ付ヒ
ユーズを介してロウ入力線路Ｒ１’〜Ｒ９’の各々に接
続されている従来形式の溶断ダイオード・マトリックス
である。

受信機に割当てられたアドレスは、ダイオードに直列接
続されたヒユーズのうちから選択したヒユーズを溶断さ
せてロウおよびカラムのうち特定のものを切断しかつア
ドレス・マトリックスの走査中に入力信号Ｒ１〜Ｒ９に
よって接地され得ないようにすることによってマトリッ
クスの中に永久的に蓄積される。

このようにして、特定のカラム出力線路がカラム走査信
号Ｃ１〜Ｃ４に応じて読出されると、開いているそれら
の口グーカラム接続回路は、読出しされる時２進「１」
出力信号を出す。

アドレス・マトリックス６９４ＡのＣＬＩ’〜Ｃ４’出
力端子は夫々、４入力端子付きＡＮＤゲ−１−６９６〜
６９９の各々の一つの入力端子に接続され、かつ各々関
連の抵抗７００〜７０３を通じて正電位電源に接続され
ている。

第５図のマトリックス・アドレス発生器 ６０８の出力端子６０８Ｃからのカラム走査信号Ｃ１〜
Ｃ４は夫々、ＡＮＤゲート６９６〜６９９の各々の他方
の入力端子に供給される。

このＡＮＤゲ゛−トロ９６〜６９９からの出力信号は各
々、４入力端子付きＯＲゲート７０４の一つの入力端子
に供給され、またこのＯＲ，ゲート７０４からの出力信
号は出力端子６１６ＡからＡＤＳＩアドレス信号として
出される。

第２０−カル・アドレスを発生させるのに用いられ、ア
ドレス・マトリックス６９４Ｂを使用する回路はアドレ
ス・マトリックス６９４Ａに関連して説明したものと同
一であるので、ここでは詳述しない。

第２アドレス信号ＡＤＳ２はまた、アドレス・マトリッ
クスの群出力端子６１６Ａを介して第５図のアドレス評
価装置６１０に供給される。

更に、第２のアドレス・マトリックス６９４Ｂが使用さ
れていないことを示す出力信号Ａ２はアドレス・マトリ
ックス回路６１６の出力端子６１６Ｂから出される。

この信号Ａ２は、第１１図にもとづいて後桟詳述するよ
うに第５図のアドレス受入回路６１４によって用いられ
る。

ｉ アドレス評価装置 第５図の同期・解読論理回路５０６のアドレス評価装置
６１０を更に詳しく示したのが第１０図の機能説明ブロ
ック図である。

ここでこの第１０図にもとづいて説明すれば、第９図の
アドレス・マトリックス回路６１６の群出力端子６１６
ＡからのＡＤＳＩおよびＡＤＳ２アドレス信号は夫々に
、２入力端子付き［排他的論理和１ （ＥＸＯＲ）グー
−ドア０６の一方の入力端子に、および２入力端子付き
４ＥＸＯＲゲート７０８の一方の入力端子に供給され
る。

第６図の同期パターン検出器６００の出力端子６００Ｂ
からのＤＤＡＴＡ信号は、ＥＸＯＲゲート７０６および
７０８の各々の他方の入力端子に、２入力端子付きＡＮ
Ｄゲート７１０の一方の入力端子におよび４入力端子付
きＡＮＤゲート７１２の一つの入力端子に供給される。

ＥＸＯＲゲ゛−ドア０６および７０８からの出力信号は
夫々、２入力端子付きＡＮＤゲート７１４の一方の入力
端子に、および３入力端子付きＡＮＤゲー１−７０９の
一つの入力端子に供給される。

このＡＮＤゲート７１４および７０９からの出力信号は
夫々、２入力端子付きＯＲゲート７１６の一方の入力端
子に、および例えば２段２進カウンタの如き従来形式の
エラー・カウンタ７１１のクロック入力端子Ｃに供給さ
れる。

上記ＯＲゲート７１６からの出力信号は３入力端子付き
ＡＮＤゲート７１８の一つの入力端子に供給され、また
ＡＮＤゲート７１８からの出力信号は例えば２段２進カ
ウンタの如き適当な従来形式のエラー・カウンタ７２０
のクロック入力端子Ｃに供給される。

エラー・カウンタ７２０の第１段の真出力端子からのＱ
１出力信号は２入力端子付きＡＮＤゲート７２２の一方
の入力端子および２入力端子付きＯＲゲート７２４の一
方の入力端子に供給される。

上記エラー・カウンタ７２０の第２段の真出力端子から
のＱ２出出力器はＡＮＤゲート７２２の他方の入力端子
およびＯＲゲート７２４の他方の入力端子に供給され、
またこのＯＲゲ゛−ドア２４からの出力信号ＥＲＲ１は
アドレス評価装置６１０の出力端子６１０Ｂを介して第
７図のアップ・ダウン・カウンタ回路６０４に供給され
る。

ＡＮＤゲート７２２からの出力信号は反転器７２６を介
してＡＮＤゲート７１８の入力端子に、才た別の反転器
７２８を通じて析出端子６１０ＡにＥＲＲ３Ａアドレス
・エラー信号として供給される。

エラー・カウンタ７１１の夫々の第１および第２段の真
出力端子からのＱｌおよびＱ２出出力器は２入力端子付
きＡＮＤゲート７１３の対応した入力端子に供給される
。

このＡＮＤゲート７１３からの出力信号ＥＲＲ３Ｂは反
転器７１５を通じてＡＮＤゲート７０９の入力端子に、
また反転器７１７を通じてアドレス評価装置６１０の群
出力端子６１０Ａに、ＥＲＲ３Ｂアドレス・エラー信号
として供給され、ここから第５図のアドレス受入回路６
１４に供給される。

第５図および第７図のアップ・ダウン・カウンタ回路６
０４の群出力端子６０４Ｂからの５ＹＮＣ信号はＡＮＤ
ゲート７１４の他方の人。

力端子に、ＡＮＤゲート７１２の第２入力端子に、かつ
４入力端子付きＡＮＤゲート７３０の一つの入力端子に
与えられる。

群出力端子６０４Ｂからの５ＹＮＣ信号はＡＮＤゲート
７１０の他方の入力端子および従来形式の双安１定マル
チバイブレータすなわちフリップ・フロップ７３２のリ
セット入力端子Ｈに供給される。

上記ＡＮＤゲート７１０からの出力信号はＯＲゲート７
１６の他方の入力端子に供給される。

第５図および第８図のマトリックス・アドレス発生器６
０８の群出力端子６０８ＡからのＣＬ３２およびＣＬ３
６フレーム信号は夫々、２入力端子付きＡＮＤゲート７
３４の一方の入力端子に、また２入力端子付きＡＮＤゲ
ート７３６の一方の入力端子にそれぞれ供給される。

シＣＬ３２フレーム信号はまた、第８図のマトリックス
・アドレス発生器６０８の端子６０８Ａから、ＡＮＤゲ
ート７３０の入力端子に供給される。

続けて第１０図にもとづき説明すれば、 ２ＡＮＤゲ
ート７３６からの出力信号は３入力端子付きＯＲゲート
７３８の一つの入力端子に供給され、またＡＮＤゲート
７３４からの出力信号はＯＲゲート７３８の第２入力端
子に供給される。

このＯＲゲート７３８からの出力信号は３エラー・カウ
ンタ７１１および７２０のリセット入力端子Ｒおよび２
入力端子付きＡＮＤゲート７４０の一方の入力端子に供
給される。

このＡＮＤゲート７４０からの出力信号は従来形式の３
段カウンタ７４２のリセット入力端子Ｒに５供給され、
またこのカウンタ７４２の第１段の偽出力端子、および
その第２および第３段の真出力端子からの出力信号は各
各、ＡＮＤゲート７４４の３入力端子のうち一つの入力
端子に供給される。

このＡＮＤゲ゛−１−７４４からの出力。信号はＡＮＤ
ゲート７３０の一つの入力端子に、また反転器７４６を
通じてＡＮＤゲート７１２の一つの入力端子に供給され
、このＡＮＤゲート７１２からの出力信号はカウンタ７
４２のクロック入力端子Ｃに供給される。

ＡＮＤゲート７３０からの出力信号はフリップ・フロッ
プ７３２のセット入力端子Ｓに供給され、このフリップ
・フロップ７３２の夫々、真出力端子および偽出力端子
からのＧおよびｄ信号はアドレス評価装置６１０の群出
力端子６１０Ｃを介して第７図のアップ・ダウン・カウ
ンタ回路６０４および第５図の受信機オン・オフ論理回
路６０６に供給される。

否信号はまた第１０図のＡＮＤゲート７４０の第２入力
端子に供給される。

第５図の同期・解読論理回路５０６の群入力端子５０５
からのＣＬｌり田ツク信号はＡＮＤゲート７３０の入力
端子に供給され、また端子５０５からのＣＬ２クロック
信号はＡＮＤゲート７０９，７１２，７１８の各々の一
つの入力端子に供給される。

上記入力端子５０５からのＣＬ４り１コック信号はＡＮ
Ｄゲート７３４および７３６の各々の一つの入力端子に
供給される。

第５図および第１４図の受信機オン・オフ論理回路６０
６の群出力端子６０６ＡからのＲＣＶ信号はＯＲゲート
７３８の第３入力端子に供給される。

動作に関し、続けて第１０図にもとづいて説明すると、
アドレス・マトリックス６１６からのＡＤＳＩおよびＡ
ＤＳ２アドレス信号はＥＸＯＲゲート７０６および７０
８に連続的に供給されて同期パターン検出器６００から
の遅延データ信号ＤＤＡＴＡに対して評価される。

このＤＤＡＴＡ信号の各ビットの信号レベルは局部発生
アドレス信号ＡＤＳＩおよびＡＤＳ２の対応ビットの信
号レベルと比較され、かつそのＤＤＡＴＡ信号と局部発
生アドレス信号ＡＤＳＩおよびＡＤＳ２との間に信号レ
ベル差が存在する都度、これと関連したＥＸＯＲゲート
７０６および７０８からの出力信号は高信号レベルとな
る。

５ＹＮＣ信号が高信号レベルで、アップ・ダウン・カウ
ンタ回路６０４が、ＤＤＡＴＡ信号の同期取得部分にお
いて首尾よく３まで計数した、すなわち同期化を得たこ
とを示す場合、ＥＸＯＲゲ゛−ドア０６からの出力信号
はＯＲゲ゛−ドア１６を通じてＡＮＤゲート７１８に供
給される。

ＥＸＯＲゲート７０８からの出力信号は、アンプ・ダウ
ン・カウンタ回路６０４の状態とは無関係にＡＮＤゲー
ト７０９に供給される。

エラー・カウンタ７１１および７２０の計数が３以下で
ある限り、ＡＮＤゲート７０９および７１８は作動され
、ＥＸＯＲゲート７０６および７０８の発生させるエラ
ー信号はＣＬ２クロック信号により夫々ＡＮＤゲート７
１８および７０９を通じてクロックされ、またそれらの
エラー信号は夫々エラー・カウンタ７２０および７１１
によって計数される。

エラー・カウンタ７１１および７２０の計数が３に達す
ると、ＡＮＤゲ゛−ドア１３および７２２からの出力信
号は高信号レベルをとって、ＡＮＤゲート７０９および
７１８が抑止され、そしてＥＲＲ３ＢおよびＥＲＲ３Ａ
信号は低信ベルとなり、受信アドレスと局部発生アドレ
スとの間に３またはそれ以上の差異が存在することが示
される。

上記のＥＲＲ３ＡおよびＥＲＲ３Ｂ信号はメッセージ語
の各アドレス部分の終りに第５図のア。

ドレス受入回路６１４により照合され、特定の受信機に
割当てられたアドレスが、後桟詳述するように連続的に
評価されたか否かが測定される。

エラー・カウンタ７２０からのＱｌおよび ・Ｑ２出出
力器はまたＯＲゲート７２４に供給される。

メッセージ語の最初の同期取得部分において、５ＹＮＣ
信号が高信号レベルであり、第７図のアップ・ダウン・
カウンタ回路６０４が連続的に未だ３計数に達してない
ことが示され；ると、ＤＤＡＴＡ信号はＡＮＤゲート７
１０、ＯＲゲート７１６およびＡＮＤゲート７１８を通
じてエラー・カウンタ７２０に供給される。

このエラー・カウンタ７２０は最初の同期取得すなわち
ＳＡ低信号受けると直ちにリセットさＪれ、その後、そ
の同期取得パターンの３２ビツトの「０」部分における
「１」の数を計数する。

この同期取得信号の該当部分において一つまたはそれ以
上の「１」が計数されると、ＯＲゲート７２４からのＥ
ＲＲＩ信号は筒レベルをとり、。

かつアップ・ダウン・カウンタ回路６０４の計数値は前
記の如く１計数だけ減じられる。

ＤＤＡＴＡ信号はまたＡＮＤゲート７１２を通じて３段
カウンタ７４２に供給される。

この３段カウンタ７４２は同期取得パターンＳＡと同期
維持パターンＳＢとの中間における ＤＩ）ＡＴＡ信号の部分における「１」の数を計数し、
そして６計数に達すると、ＡＮＤゲート７４４からの出
力信号は高信号レベルとなり、このＤＤＡＴＡ信号の最
初のアドレス部分が受信されたことを示す。

その後、入力データ信号の同期維持部分ＳＢは特定の受
信機に割当てられた局部発生同期維持信号（ＡＤＳＩ局
部発生アドレス信号の最後の４ビツト）に対して照合さ
れ、そしてその後、ＥＲＲ１信号は、夫々高および低信
号レベルにより、入力５ＰＤＡＴＡ信号の同期維持部分
の解読成功および不成功を示す。

第２図に関連してすでに説明したように、入力信号は次
のパターンの２進データ流から構成されるのが好ましい
。

すなわち、ＳＡ、３２「０」、ＳＡ、３２ Ｊｏｌ
、ＳＡ、３２ ［ｏｊ 。

ＳＡ、Ｍｌ、ＳＢ、Ｍ２．ＳＢ、Ｍ３・・・・・・ＳＢ
。

３０ 上記中、５Ａ＝１１０１またはその他の適当な４ビツト
・パターン、 ３２１’−０Ｊ−３２個の連続的「０」、５Ｂ＝４ビツ
ト・）ぐターン Ｍｌ、Ｍ２．Ｍ３・・・・・・Ｍ２Ｏ−パターンが偶数
パリティを伴なう３１゜ １６．５ＢＣＨである場合、 全てのゼロを除く３２ビツ ト・パターン。

同期化が得られた後データ流中の２進ト１」を計数する
意味は次の通りである。

すなわち、同期化はデータ流のエラー率にもとづき、第
２、第３または第３ＳＡパターンにおいて得られる。

３２ビツトの間隔における「１」の計数を行なえばデー
タ流中の信号部位を測定することができる。

これが可能であるのは３２個の「０」パターンが全＜
Ｉｌｌを含まず、かつ全てのＭパターン（Ｍｌ 、Ｍ２
、Ｍ３・・・・・・ＭＢ２）が少なくとも８個の２進
「１」を含んでいるためである。

この状況は偶数パリティを伴なうＢ ＣＨ（ＢＯｓｅ−
Ｃｈａｕｄｈｕｒ ｉ ）符号を使用することにより保
証される。

注意すべき点はデータ流が全体として交互の４ビツトお
よび３２ビツト語からなり、かつその４ビット語が常に
同期化に使用されることである。

最初の３語および最初の３個の３２ビット語のみが同期
化に使用される。

その他の３０個の３２ビット語（Ｍｌ 、Ｍ２ 、等）
はアドレスに用いられる。

しかしながらこの技術はこれらのパターンまたはシーケ
ンスそのものの使用に拘束されるものでない。

６ アドレス受入回路 第５図の同期・解読論理回路５０６のアドレス受入回路
６１４を更に詳しく示したのが第１１図の機能説明ブロ
ック図である。

ここでこの第１１図にもとづいて説明すれば第５図およ
び第１０図のアドレス評価装置６１０の出力端子６１０
Ａからのη〕ＲＲ３ＡおよびＥＲＲ３Ｂ出力信号は夫々
に、４入力端子付きＡＮＤゲート７５０の一つの入力端
子および４入力端子付きＡＮＤゲート７５２に供給され
る。

第５図および第８図のマトリックス・アドレス発生器６
０８の出力端子６０８ＡからのＣＬ３２フレーム信号は
ＡＮＤゲート７５０の第２入力端子に、およびＡＮＤゲ
ート７５２の第２入力端子に供給される。

第５図および第７図のアップ・ダウン・カウンタ回路６
０４の出力端子６０４Ｂからの５ＹＮＣ信号はＡＮＤゲ
ート７５０および７５２の各々の−っの入力端子に供給
され、また第５図の同期・解読論理回路５０６の入力端
子５０５からのＣＬ３クロック信号はＡＮＤゲート７５
０および７５２の各科の第４入力端子および２入力端子
付きＡＮＤゲート７５４の一方の入力端子に供給される
。

ＡＮＤゲ゛−ドア５０からの出力信号は適当な従来形式
の双安定マルチバイブレータすなわちフリップ・フロッ
プ７５６のセット入力端子Ｓに供給され、またＡＮＤゲ
ート７５２からの出力信号は双安定マルチバイブレータ
すなわちフ。

リップ・フロップ７５８のセット入力端子Ｓに供給され
る。

フリップ・フロップ７５６の真出力端子Ｑからの出力信
号は２入力端子に供給され、またフリップ・フロップ７
５８の真出力端子Ｑからの出力信号は２入力端子付きＡ
ＮＤゲ。

−Ｉ−７６２の一方の入力端子に供給される。

ＡＮＤゲート７６０からの［アドレス煮１受入れ」すな
わちＡＤＩＡＣの出力信号およびＡＮＤゲート７６２か
らの「アドレス五２受入れ」すなわちＡＤ２ＡＣ出力信
号は群出力端ゴロ１４Ａに供給され、ここから第５図の
ページ指示器６０２に供給される。

第５図および第１４図の受信機オン・オフ節理回路６０
６の出力端子６０６ＡからのＡＣＶ信号は３入力端子付
きＡＮＤゲート７６４の一つの入力端子に、また３入力
端子付きＡＮＤケート７６６の一つの入力端子に供給さ
れる。

汗５図および第７図のアップ・ダウン・カウンタ回路６
０４の群出力端子６０４Ａからの ５ＹＮＣ信号はＡＮＤゲート７６４および７６６の各々
の別の入力端子に供給される。

第５図の受信機オン・オフ論理回路６０６の群出力端子
６０６ＣからのＦＦ６信号はＡＮＤゲート７６４および
７６６の各々の第３入力端子に供給される。

続けてこの第１１図にもとづいて説明するとＦＦ８信号
は第５図の受信機オン・オフ論理回路６０６の群出力端
子６０６Ｃを介してＡＮＤゲー１−７５４の他方の入力
端子および３入力端子付きＡＮＤゲート７６８の一つの
入力端子に供給される。

第９図のアドレス・マトリックス回路６１６からのＸ）
出力信号は入力端子６１６Ｂを介して３入力端子付きＡ
ＮＤゲート７７０の一つの入力端子に供給され、またＣ
Ｌ２およびＣＬ４クロック信号は第４図のタイミング回
復回路から群入力端子５０５を介して夫夫ＡＮＤゲート
７６８および７７０に供給される。

第８図のマトリックス・アドレス発生器６０８の出力端
子６０８ＢからのＲ９信号はＡＮＤゲート７７０ゑ第３
入力端子に供給される。

ＡＮＤゲート７６４からの出力信号は３入力端子付きＯ
Ｒゲート７７２の一つの入力端子に供給され、またＡＮ
Ｄゲ゛−ドア５４からの出力信号は上記ＯＲゲート７７
２の第２入力端子およびアドレス受入回路６１４の出力
端子６１４Ｂに、「指示器リセット」すなわちＩＲ８Ｔ
出力信号として供給される。

ＯＲゲー）７７２からの出力信号はフリップ・フロップ
７５６のリセット入力端子Ｒに供給され、またこのフリ
ップ・フロップ７５６の偽出力端子Ｑからの出力信号は
ＡＮＤゲート７６８の第３入力端子に供給される。

ＡＮＤゲート７６６．７６８，７７０からの出力信号は
各々、４入力端子付きＯＲゲート７７４の一つの入力端
子に供給され、またこのＯＲゲ゛−ドア７４からの出力
信号はフリップ・フロップ７５８のリセット入力端子Ｈ
に供給される。

第５図の電源オンリセット回路６２０の出力端子６２０
ＡからのＦＯＲ出入信号はＯＲゲート７７２および７７
４の各々の一つの入力端子に供給され、また「アドレス
転送」すなわちＴＲＡＮＳ信号は第５図の受信機オン・
オフ論理回路６０６から端子６０６Ｃを介してＡＮＤゲ
ート７６０および７６２の各々の他方の入力端子に供給
される。

動作に関し、続けてこの第１１図にもとづいて説明する
と、第１０図のアドレス評価装置６１０からのアドレス
・エラー（ｉ号ＥＲＲ３ＡおよびＥＲＲ３Ｂは、入力デ
ータ信号ＤＤＡＴＡの各ドレス部分の終り、すなわちフ
レーム信号ＣＬ３２が高信号レベルをとりかつアップ・
ダウンカウンタ回路６０４が、「同期化中」状態。

を示す３計数に達している時に、ＡＮＤゲート７５０お
よび７５２によって点検される。

アドレス・エラー信号ＥＲＲ３ＡまたはＥＲＲ３Ｂのい
ずれかが高レベルにあって、局部発生信号と受信アドレ
ス信号との間に３個以下のエラー。

が存在することが示されると、ＡＮＤゲート７５０およ
び７５２の対応のものからの出力信号は、ＣＬ３クロッ
ク・パルスの持続時間の間高レベルをとり、これにより
関連したフリップフロップ７５６または７５８がセット
される。

。第５図の受信機オン・オフ論理回路６０６からのアド
レス転送すなわちＴＲＡＮＳ信号は入力データ信号が評
価される各タイム・スロットの終りにおいて高信号レベ
ルになる。

Ｔ ＲＡＮ Ｓ信号が高レベルをとり、かつフリップ・
フロラ。

プ７５６またはγ５８のいずれか一方がセットされると
、ＡＮＤゲート７６０および７６２からのＡＤＩＡＣま
たはＡＤ２ＡＣ出力信号のうち対応のものは高信号レベ
ルをとり、受信機に割当てられたアドレスのうちの一つ
がそのタイム・スロットにおいて解読が成功したことを
示す。

この高レベル信号は第５図のページ指示器６０２に与え
られ、受信機に割当てられたアドレスのうちの一方また
は他方が受信されかつ首尾よく評価されたことを示す可
聴警報を開始する。

第５図の電源オンリセット回路６２０からの「電源オン
リセット」すなわちＦＯＲ信号は、受信機が付勢される
と先ずフリップ・フロップ７５６および７５８をリセッ
トする。

その後、入力データ信号５ＰＤＡＴＡのビットのエラー
率が、そのデータ信号の最初のアドレス部分力５受信さ
れた後過度になった場合、すなわち５ＹＮＣ信号が高信
号レベルをとる場合、ＡＮＤゲ゛−ドア６４および７６
６からの出力信号は高レベルとなり、夫々ＯＲゲート７
７２および７７４を通じてフリップ・フロップ７５６お
よび７５８をリセットする。

このようにして第５図のページ指示器６０２によるペー
ジの芥示は、入力データ信号のビット・エラー率が判定
のタイム・スラントにおけるアドレス信号Ｃ解読中のい
ずれの時においても予定レベルを赳えると、防止される
。

夫々、第５図の受信機オン・オフ論理回路６０６および
第４図のタイミング回復回路からＡＮＤゲート７５４お
よび７６８に供給されるＥＦ８およびＣＬ３信号は普通
、フリップ・フロップ７５６および７５８の双方を、各
新しＧ゛タイムスロットまたは小データ・フレームＣ始
まりにおいてリセットする。

しかしながら、特定の受信機に割当てられたアドレスが
双方とも受信されかつ同一タイム・スロットにおいて首
尾よく評価されると、フリップ・フロップ７５６の偽出
力端子からの出力信号はＡＮＤケート７６８を抑止し、
これにより、そのアドレスが双方とも受入れられて、以
下に第１２図に関連して詳述するように別々のページ指
示が開始されるまでフリップ・フロップ７５８はリセッ
トされない。

・ ページ指示器 第５図の同期・解読論理回路６０６のページ指示器６０
２を更に詳しく示したのが第１２区の機能説明ブロック
図である。

ここでこの第１２図にもとづいて説明すれば、第５図お
よＯ第１１図のアドレス受入回路６１４の出力端ゴロ１
４Ａからの二つの「アドレス受入れ」すｊｊわちＡＤＩ
ＡＣおよびＡＤ２ＡＣ信号は夫々、双安定マルチバイブ
レータすなわちフリップ・フロップ７７６および７７８
のセット入力端子に供給される。

このフリップ・フロップ７７６の真出力端子Ｑからの出
力信号は２入力端子付きＡＮＤゲート７８０の一方の入
力端子に供給され、またフリップ・フロップ７７８の真
出力端子Ｑからの出力信号は３入力端子付きＡＮＤゲー
ト７８２の一つの入力端子に供給される。

ＡＮＤゲ゛−ドア８０および７８２からの出力信号は３
入力端子付きＯＲゲート７８４の二つの入力端子に供給
され、またこのＯＲゲート７８４からの出力信号は２人
力信号付きＡＮＤゲート７８６の一方の入力端子に供給
される。

このＡＮＤゲート７８６からの出力信号は反転器７８８
を通じて適当な従来形式の電磁変換器７９０に供給され
る。

第５図の受信機オン・オフ論理回路６０６の出力端子６
０６ＡからのＲＣＶ信号はＡＮＤゲート７８０の第２入
力端子に、およびＡＮＤゲート７８２の入力端子に供給
される。

第５図および第１３図のタイミング信号発生器６１２の
出力端子６１２ＢからのＹ３タイミング信号はＡＮＤゲ
ート７８２の入力端子に供給され、またタイミング信号
発生器６１２の群端子６１２ＢからのＺ１タイミング信
号は双安定マルチバイブレータすなわちフリップ・フロ
ップ７９２のリセット入力端子Ｒに供給される。

第５図の電源オンリセット回路６２０の出力端子６２０
Ａからの１電源オンリセツト」すなわちＦＯＲ信号は３
入力端子付きＯＲゲート７９４の一つの入力端子および
フリップ・フロ。

ツブ７９２のセット入力端子Ｓに供給される。

第１１図のアドレス受入回路６１４の出力端子６１４Ｂ
からの「指示器リセット」すなわちＩＲ８Ｔ信号はＯＲ
ゲート７９４の第２入力端子に供給され、またこのＯＲ
ゲート７９４から。

の出力信号はフリップ・フロップ７７６および７７８の
リセット入力端子Ｈに供給される。

フリップ・フロップ７９２の真出力端子Ｑからの出力信
号は２入力端子付きＡＮＤゲート７９６の一方の入力端
子に供給され、またフリップ・フロップ７９２の偽出力
端子Ｑから出力信号はページ指示器の出力端子６０２Ａ
を介して第５図の受信機オン・オフ論理回路６０６にｒ
丁７信号として供給される。

第５図の電池試験回路６１８の出力端子６１８Ａからの
「電池不良」すなわちＢＢＡＤ出力信号は反転器７９８
を通じてＡＮＤゲート７９６の他方の入力端子に供給さ
れ、またＡＮＤゲート７９６からの出力信号はＯＲゲー
ト７８４の第３入力端子に供給される。

続けてこの第１２図にもとづいて説明すれば、アースと
従来形式の反転器８０２の入力端子との間に、抵抗８０
４を介してコンデンサ８０６に並列に接続されている。

反転器８０２の入力端子はまた抵抗８０８を介して直流
正電位電源に接続されている。

この反転器８０２からの出力信号はＯＲゲート７９４の
第３入力端子に供給される。

動作に関して説明すれば、ＡＤＩＡＣおよびＡＤ２ＡＣ
信号は首尾よく受信されたタイム・スロットの終りに第
１１図のアドレス受入回路６４４からページ指示器６０
２に転送され、フリップ・フロップ７７６および７７８
によって蓄えられる。

受信機に割当てられたアドレスが双方とも同一タイム・
スロットにおいて受信されると、アドレス受入信号ＡＤ
ＩＡＣおよびＡＤ２ＡＣは前記の如く別々の時に転送さ
れて、そのページンジされた加入者に、その携帯受信機
がアドレス信号を双方とも受信したことを確実に表示す
る。

ＡＤＩＡＣ信号がフリップ・フロップ７７６をセットす
る時、ＡＮＤゲート７８０が作動された時および受信機
がタイム・スロットの終りに付勢された時、すなわちπ
ＣＸ信号が高レベルの時、ＡＮＤゲート１８０からの出
力信号は、高レベルとなり、ＡＮＤゲ゛−ドア８６がＯ
Ｒゲ゛−ドア８４を通じて作動され、第４図のタイミン
グ回復回路からの不変音ＢＵＺＺ信号が反転器７８８を
通じて電磁変換器７９０に供給される。

フリップ・フロップ７７８がＡＤ２ＡＣ信号によってセ
ットされるとＡ Ｎ ］’）ゲート７８２は作動される
。

受信機がタイム・スロットの終りにおいて付勢されると
、￥３信号はＡＮＤゲート７８２に通されて、その出力
端子に約４．１６ＫＨｚＯ反復度で一連のパルスが出さ
れる。

このＡＮＤゲート７８２の出力端子における一連のパル
スはＯＲゲート７８４を通じてＡＮＤゲードア８６に供
給され、そしてＡＮＤゲート７８６および反転器７８８
を通じて変換器７９０にさい断ＢＵＺＺ信号を送る。

このようにして変換器７９０からの不変可聴音が、受信
機に割当てられた第１アドレスが受信されたことを示し
、かっさい断もしくは変調音が、第２アドレスの受信さ
れたことを示す。

加えて、受信機の電源が先ず投入されると、フリップ・
フロップ７９２は第５図の電源オンリセット回路６２０
からのＰＯＲ信号によりセットされ、また約０．９６秒
後に、第５図のタイミング信号発生器６１２からのＺ１
信号によりリセットされる。

この時間の間、電池はチェックされ、かつ良好であれば
、すなわちＢＢＡＤ信号が低レベルであれば、ＡＮＤゲ
ート７９６からの出力信号は高レベルになり、ＢＵＺＺ
信号は約１秒間ＡＮＤゲート７８６を通じて変換器７９
０に送られる。

アドレスが受信されて首尾よく解読され、かつ変換器７
９０により音が発せられると、加入シ者は手でフリップ
・フロップ７７６および７７８をリセットして、手動リ
セットスイッチ８００を押しかつ瞬間的に反転器８０２
の入力端子を接地することによって変換器７９０を付勢
解除する。

このようにして、正パルスが反転・器８０２の出力端子
において発生され、そしてＯＲゲート７９４を通じてフ
リップ・フロップ７７６および７７８の双方のリセット
入力端子に供給される。

８ タイミング信号発生器 第５図の同期・解読論理回路５０６のタイミング信号発
生器６１２を更に詳しく示したのが第１３図の機能説明
ブロック図である。

ここでこの第１３図にもとづいて説明すると、受信機が
適正同期化されると各同期取得および３同期維持パター
ンの始まりにおいて発生する、第８図のマトリックス・
アドレス発生器６０８の端子６０８ＡからのＣＬ３６フ
レーム信号は、適当な従来形式の６段２進カウンタ８１
０のクロック入力端子Ｃに供給される。

カウンタ 。８１０の第１〜第５段の真出力端子の夫
々からの￥１〜Ｙ５出力信号はタイミング信号発生器６
１２の群出力端子６１２Ａを介して第５図の受信機オン
・オフ論理回路６０６に供給される。

２進カウンタ８１０の第３段の真出力端子からのＹ３信
号は群出力端子６１２Ｂを介して第１２図のページ指示
器６０２に供給される。

上記２進カウンタ８１０の第５段の真出力端子からの￥
５出出力量は反転器８１１を通じて適当な従来形式の８
分割カウンタ８１２のクロック入力端子Ｃに供給される
。

カウンタ８１２の第１〜第２段の真出力端子からのＺｌ
、Ｚ２゜Ｚ３出出力量は４入力端子付きＡＮＤゲート８
１４の三つの入力端子に供給される。

このＡＮＤゲ゛−ト８１４からの出力信号Ｓ６，７は群
出力端子６１２Ａを介して第５図の受信機オン・オフ論
理回路６０６に供給され、またカウンタ８１２の第１段
からのＺ１信号は群出力端子６１２Ｂを介して第１２図
のページ指示器６０２に供給される。

第５図の電源オンリセット回路６２０の出力端子６２０
ＡからのＦＯＲ信号は３入力端子付きＯＲゲート８１６
の一つの入力端子に供給され、また第５図の受信機オン
・オフ論理回路６０６の出力端子６０６ＢからのＦＦ２
１およびＡＤＲＥＣ信号はＯＲゲート８１６の他の二つ
の入力端子に供給される。

このＯＲゲート８１６からの出力信号はカウンタ８１０
および８１２の各々のリセット入力端子Ｒに供給される
。

第５図の同期・解読論理回路５０６の群出力端子５０５
からのＣＬ２クロック信号はＡＮＤゲート８１４の第４
入力端子に供給される。

動作に関し、続けてこの第１３図にもとづいて説明する
と、カウンタ８１０および８１２は双方とも先ず、第５
図の電源オンリセット回路６２０からの「電源オンリセ
ット信号ＦＯＲ１第５図の受信機オン・オフ論理回路か
らの「アドレス受信」信号ＡＤＲＥＣおよび第５図の受
信機オン・オフ論理回路からの「タイミング回復」信号
ＦＦ２１によってリセットされる。

このようにして、カウンタ８１０は入力データ信号の同
期取得部分が受信された後リセットされ、その後同期取
得および同期維持信号ＳＡおよびＳＢの始まりにおいて
第４図のタイミング回復回路からのＣＬ３６フレーム信
号によってクロックされる。

要するにカウンタ８１０はこのようにして受信されたア
ドレス信号の数を計数する。

カウンタ８１０からの￥５信号はカウンタ８１２をクロ
ックするのに用いられる。

８分割カウンタからの出力信号はＡＮＤゲ゛−ト８１４
により解読され、６．７２秒の１受信機オフ」パルス８
６．７を出し、このパルスは選択されたタイム・スロッ
ト中のＤＤＡＴＡ信号が首尾よく解読されよ後受信機を
付勢解除するのに用いられる。

８分割カウンタ８１２からのＺ１信号はまた、第１２図
に関連して前述したようにページ指示器６０２中の電池
チェック信号音回路に対し０．９６秒のゲートとなる。

９ 受信機オン・オフ論理回路 第５図の同期・解読論理回路５０６の受信機オン・オフ
論理回路６０６を更に詳しく示したのが第１４図である
。

この第１４図にもとづいて説明すれば、第１アドレスが
受信されたことを示すＧ信号は第１０図のアドレス評価
装置６１０の出力端子６１０Ｃから双安定マルチバイブ
レータすなわちフリップ・フロップ８１８に供給される
。

このフリップ・フロップ８１８のセット操縦端子りは直
流正電位に接続され、同期・解読論理回路の入力端子５
０５からのＣＬ３信号はフリップ・フロップ８１８のリ
セット入力端子Ｒに供給される。

このフリップ・フロップ８１８の真出力端子Ｑからの１
アドレス受信」すなわちＡＤＲＥＣ信号は双安定マルチ
バイブレークすなわちフリップ・フロップ８２０のセッ
ト入力端子Ｓおよび受信機オン・オフ論理回路６０６の
群出力端子６０６Ｂを介して第１３図のタイミング信号
発生器６１２に供給される。

フリップ・フロップ８２０の真出力端子からのＦＦ６出
力信号は受信機が同期化していることおよび第１アドレ
スが受信されたことを示す。

このＦＦ６信号は。３入力端子付きＡＮＤゲート８２２
の一つの入力端子に、また受信機オン・オフ論理回路６
０６の群出力端子６０６Ｃを経て第１１図のアドレス受
入回路６１４に供給される。

ＡＮＤゲート８２２からの「転送」すなわちＴＲＡＮＳ
出力信号は双安定マルチバイブレータすなわちフリップ
・フロップ８２４のセット入力端子Ｓに、また群出力端
子６０６Ｃを弁して第１１図のアドレス受入回路６１４
に供給される。

フリップ・フロップ８２４の真出力端子Ｑからの出力信
号は３入力端子付きＡＮＤゲート８２６の一つの入力端
子に供給され、またＡＮＤゲート８２６からの出力信号
は双安定マルチバイブレークすなわちフリップ・フロッ
プ８２８のセット入力端子Ｓに供給される。

このフリップ・フロップ８２８の偽出力互からの「受信
機オン」すなわちＲＣ■出力信号は群出力端子６０６Ａ
に出される。

このＲＣＶ信号はまた２入力端子付きＡＮＤゲート８３
０の一方の入力端子に供給され、このＡＮＤゲート８３
０からの出力信号は双安定マルチバイブレータすなわち
フリップ・フロップ８３２のクロック入力端子Ｃに、ま
た反転器８３４を通じて双安定マルチバイブレータすな
わちフリップ・フロップ８３６のクロック入力端子およ
び群出力端子６０６Ａの双方へ、ＲＣＶすなわち「受信
機オフ」出力信号として供給される。

フリップ・フロップ８３２および８３６のセット操縦入
力端子りは直流正電位に接続され、かつフリップ・フロ
ップ８３２および８３６のセット入力端子Ｓは接地され
てい名。

夫々、フリップ・フロップ８３２および８３６の真出力
端子Ｑからの出力信号ＦＦ８およびＦＦ２１は対応の群
出力端子６０６Ｃおよび６０６Ｂを通じて第２５図のア
ドレス受入回路６１４および第１３図のタイミング信号
発生器６１２に供給される。

第４図のタイミング回復回路５０４の群出力端子５０５
からのＣＬ４クロック信号はフリップ・フロップ８３２
および８３６の各々のリセット入力端子Ｒに供給される
。

第１３図のタイミング信号発生器６１２の出力端子６１
２ＡからのＹ１タイミング信号は５入力端子付きＡＮＤ
ゲート８３８の一つの入力端子に、また反転器８４０を
通じて５入力端子付きＡＮＤゲート８４２の一つの入力
端子に供給される。

タイミング信号発生器６１２の群出力端子６１２Ａから
のＹ２タイミング信号はＡＮＤゲート８４２の第２入力
端子に、また反転器８４４を通じて、ＡＮＤゲート８３
８の第２入力端子に供給される。

タイミング信号発生・器６１２の群出力端子６１２Ａか
らのＹ３〜Ｙ５信号もまたＡＮＤゲート８３８および８
４２の残る入力端子に供給される。

ＡＮＤゲート８３８からの「解読２９アドレス」すなわ
ち２９ＤＥＣ出力信号はＡＮＤゲート８２２の入力端子
に供給され、またＡＮＤゲート８４２からの「解読３０
アドレス」すなわち３０ＤＥＣ出力信号はＡＮＤゲ゛−
ト８２６の入力端子に供給される。

第４図のタイミング回復回路の群出力端子５０５からの
ＣＬ２クロック信号はＡＮＤゲート８２２および８２６
の各科の入力端子に供給される。

群入力端子５０５からのＣＬＩクロック信号はまた２入
力端子付きＡＮＤゲート８４６の一方の入力端子に供給
され、またこのＡＮＤゲート８４６からの出力信号はフ
リップ・フロップ８２０のリセット入力端子Ｒに供給さ
れる。

第７図のアップ・ダウン・カウンタ回路６０４の出力端
子６０４Ｂからの５ＹＮＣ信号はＡＮＤゲート８４６の
他方の入力端子に供給される。

第５図の電源オンリセット回路６２０の出力端子６２０
ＡからＰＯＲ信号は２入力端子付きＯＲゲート８４８の
一方の入力端子に供給され、このＯＲゲ゛−ト８４８か
らの出力信号はフリップ・フロップ８２８および８２４
の各々のリセット入力端子Ｒに供給される。

ＦＦ７信号、すなわち電池チェックが行なわれている間
の０．９６秒のパルスは、第１２図のページ指示器６０
２の出力端子６０２ＡからＡＮＤゲート８３０の第２入
力端子に供給される。

動作に関し、更にこの第１４図にもとづいて説明すれば
、第１０図のアドレス評価装置 。

６１０からのＧ信号は第１アドレス信号が受信された時
フリップ・フロップ８１８をセットする。

「アドレス受信」すなわちＡＤＲＥＣ信号はフリップ・
フロラブ８２０をセットし、このフリップ・フロップ８
２０からのＦＦ６信号は。

このフリップ・フロップ８２０が５ＹＮＣ信号の示すよ
うに同期化損失によってリセットされなければタイム・
スロットの残りに対してＡＮＤゲート８２２を作動する
。

ＡＮＤゲート８３８が２９計数を解読してアドレスが全
て受信されたことが示される時、転移信号ＴＲＡＮＳは
高レベルとなり、かつフリップ・フロップ８２４をセッ
トし、これによりＡＮＤゲート８２６が作動される。

ＡＮＤゲート８４２が３０計数を解読して、首尾よく解
読されたアドレス信号が前記のようにページ指示回路６
０２に転送されたことが示される時、ＡＮＤゲート８２
６からの出力信号は高レベルとなり、フリップ・フロッ
プ８２８がセットされてＡＮＤゲート８３０および反転
器８３４を通じて高レベルの「受信機オフ」信号π「で
で出される。

このＲＣＶ信号は、第１３図のタイミング信号発生器６
１２からのＳ６．７信号によりフリップ・フロップ８２
８が約６．７２秒後にリセットされるまで高信号レベル
にとどまる。

ＲＣＶ信号は勿論、上記の６．７２秒間においては低レ
ベルであり、かつ第３図の受信機回路５０２に電力が与
えられるのを、上記の６．７２秒間適当な従来の方法で
抑止するのに用いられる。

πＵで信号は受信機が付勢解除された時、すなわちＲＣ
Ｖ信号が高信号レベルの時、フリップ・フロップ８３６
をセットする、約６．７２秒後にＲＣＶ信号によりフリ
ップ・フロップ８３２はセットされる。

そのセット後まもなくフリップ・フロップ８３６および
８３２はＣＬ４クロック信号によってリセットされ、こ
のようにして、受信機が最初に付勢解除された時持続時
間の短いパルスＦＦ２１が第１３図のタイミング信号発
生器６１２に供給される。

短持続時間パルス（ＦＦ８信号）はまた約６．７２秒後
に、第１１図のアドレス受入回路６１４に供給され、「
ページ指示器リセット」信号ＩＲ８Ｔを発生させる。

ＦＦ７信号は０．９６秒の電池チェック期間の終るまで
ＲＣＶ信号を遅延させ、従って受信機の付勢が遅延され
る。

この遅延のため、いずれかの信号による、第１８図のタ
イミング回復回路５０４における■ＣＯの、電池チェッ
ク期間における変調が防止される。

この発明の利益および範囲 ページング方式内で実施されるこの発明の詳細な説明か
ら容易に判るであろう。

このような実色例においては、この発明により、相互に
排他的ｆタイム・スロットにおいて放送する送信機のシ
ーケンシングを通じてページング区域における、隻数送
信機によるページング信号の同時送信に関トした遅延等
化の問題は排される。

の煩雑さは同一タイム・スロットにおいて作動する送信
機を隔てて伝播パターンの重なり合いが避けられるよう
にすることによって排される。

このようにして、ページング区域内の送信機の台数は送
信機関の相互干渉を伴なわないで受信機の盲点を確実に
排するために容易に増加できる。

周波数のくい違い問題はまた、各送信機が同一搬送周波
数において干渉を伴なわずに作動するために排除できる
。

モジュラ−装置の使用により、上記のページング方式は
需用の変化に伴なって容易に拡大できる更にこの方式は
端末間ダイヤリングやＮＮＸコードにも使用できる。

このページング方式を、既存の商業電話設備および既存
のページング方式とインタフェイスさせるアダプタの必
要性およびその費用もまた排除され、かつフェイル・セ
イフ動作も実現される。

標準型ミニ・コンピュータの使用により、上記の方式は
単一ページング区域内の複数加入者サービスの制御、別
々のページング区域内でのページング方式の制御、およ
び既存の可聴音方式との両立が可能である。

ディジタル技術により、アナログ・スケルチの問題は除
かれ、また装置の太きさも著しく減じられ、例えばその
携帯受信機は紙巻タバコの袋程度に縮小できる。

先行技術による方式を上まわってこの方式での容量は３
．７５／秒の呼度、および音声帯域幅での１２００ビッ
ト／秒のビット速度で単一チャンネルで６０，０００ア
ドレス容量だけ大規模に増大できる。

単または二重アドレスは所望であれば各受信機に割当て
られる。

非常に冗長なポーズ・チョードリコードおよび独特なア
ドレス評価技術の使用により、直ぐ隣りのアドレス間の
８ビット離間距離および２以上の許容ビット・エラーで
の解読可能性は０．０１のビット・エラー率につき３Ｘ
１０−”の別のアドレスを受入れる可能性に対し０．９
９６である。

秒いっばいのデータ、すなわち一つの主要データ・フレ
ーム以内で、ビット・ミラー率を０．０１として同期化
を得る可能性は１０−２６の偽同期化の可能性に対し０
．９４２である。

ピント・エラー率０゜００１において、同期化・偽同期
化の可能性の数字は０．９９９５〜１０−３崎ある。

上記の数字は、加入者ページング方式として実施した場
合のこの発明の方法の効率と信頼性を示すものである。

しかしこの発明はデータ伝送や遠隔装置の制御でその他
の多数の応用が効くものである。

従って、この発明はその精神または本質的特徴から逸脱
することなくその他の形式においても実施できる。

この明細書に説明した実症例は従ってそのいかなる点に
おいて例示的なものであって、これに限定されるもので
ないと見なすべきであり、この発明の範囲は以上の詳細
説明よりはむしろ特許請求の範囲によって示されるもの
であり、また従って特許請求の範囲の同等のものの意図
および範囲に来る変化は全てこの特許請求の範囲に含ま
れるものとされる。

【図面の簡単な説明】

第１図はこの発明をページング方式として用いた基本実
施例のブロック図、第２図はコード構成を示す時間線図
、第３図は第１図の携帯受信機の一つのブロック線図、
第４図は第３図のタイミング回復回路のブロック線図、
第５図は第１３図の同期・解読論理回路の詳細なフ宅ツ
ク線図、第６図は第５図の同期パターン検出器の詳細な
ブロック線図、第７図は第５図のアップ・ダウン・カウ
ンタ回路の詳細なブロック線図、第８図は第５図のマｌ
−ＩＪラックスドレス発生器の詳細なブロック線図、第
９図は第５図のアドレスマトリックス回路の詳細なブロ
ック線図、第１０図は第５図のアドレス評価器の詳細な
ブロック線図、第１１図は第５図のアドレス受入れ回路
の詳細なブロック線図、第１２図は第５図のページ指示
器の詳細なブロック線図、第１３図は第５図のタイミン
グ信号発生器の詳細なブロック線図、第１４図は第５図
の受信機オン・オフ論理回路の詳細なブロック線図、図
面中、５０は中央局、５２は電話方式、５４は送信機ユ
ニット、５６は携帯受信機である。

Claims (1)

【特許請求の範囲】
1. １ 伝送デジタル信号を受信すること、伝送デジタル信
   号と受信したデジタル信号との間のビット誤り率を評価
   すること、ビット誤り率の評価に応じて時間スロットの
   少なくとも一つを選択すること、およびアドレス信号を
   局部的に発生しそしてこの局部的に発生したアドレス信
   号と上記の受信したデジタル信号とをビット対ビットで
   比較することによって選択した時間スロットで受信した
   デジタル信号を評価することから成る連続した時間スロ
   ット中に予定のビット割合で伝送されかつアドレス部分
   を備えたデジタル信号を評価する伝送信号の評価方法。