JPS58220536A - プロセツサ間の通信制御方式 - Google Patents
プロセツサ間の通信制御方式Info
- Publication number
- JPS58220536A JPS58220536A JP10230982A JP10230982A JPS58220536A JP S58220536 A JPS58220536 A JP S58220536A JP 10230982 A JP10230982 A JP 10230982A JP 10230982 A JP10230982 A JP 10230982A JP S58220536 A JPS58220536 A JP S58220536A
- Authority
- JP
- Japan
- Prior art keywords
- communication
- processor
- bus
- buffer
- state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
- H04L12/407—Bus networks with decentralised control
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野の説明〕
本発明は、情報処理装置における通信制御回路に関する
。特に、複数プロセッサシステムにおけるプロセッサ間
の情報伝達のための通信ロック方式に関するものである
。
。特に、複数プロセッサシステムにおけるプロセッサ間
の情報伝達のための通信ロック方式に関するものである
。
従来、この種のプロセッサシステムは第１図に示すよう
に構成されている。すなわち、複数のプロセッサ１〜４
は通信バス５に共通に接続されている。またこの通信バ
ス５の状態は集中管理装置６内のバス制御回路７で制御
され、このバス制御回路７はプロセッサ１〜４に共用さ
れている。プロセッサ１がプロセッサ２に指令を通信す
る場合には、集中管理装置６のバス制御回路７に対し、
通信バス５が開いているかどうかを確めるために通信バ
ス５の状態を調べる動作（テストアンドロック動作）を
行う。通信バス５が閉じていれば指令は通信できないと
判断され、また開いていれば指令が通信可能と判断され
る。この場合は、プロセッサｌから通信バス５ｅ通して
プロセッサ２に指令が転送される。
に構成されている。すなわち、複数のプロセッサ１〜４
は通信バス５に共通に接続されている。またこの通信バ
ス５の状態は集中管理装置６内のバス制御回路７で制御
され、このバス制御回路７はプロセッサ１〜４に共用さ
れている。プロセッサ１がプロセッサ２に指令を通信す
る場合には、集中管理装置６のバス制御回路７に対し、
通信バス５が開いているかどうかを確めるために通信バ
ス５の状態を調べる動作（テストアンドロック動作）を
行う。通信バス５が閉じていれば指令は通信できないと
判断され、また開いていれば指令が通信可能と判断され
る。この場合は、プロセッサｌから通信バス５ｅ通して
プロセッサ２に指令が転送される。
しかし従来方式では、通信のロックが通イキバス５のロ
ックとが同一であったので、第２図に示すように通信バ
ス５を通して通信している期間（Ｔ。
ックとが同一であったので、第２図に示すように通信バ
ス５を通して通信している期間（Ｔ。
）と、プロセッサ２が指令を受信後にその動作を完了す
るまでの期間Ｔ１の両袖間（Ｔｏ＋ Ｔ＋ ）にわたっ
て通信バス５にロックをかけていないとプロセッサ２に
送信される通信の競合に対処できず、通信バス５は空い
ているが他のプロセッサ間通信ができないことになり効
率が悪い欠°点がある。
るまでの期間Ｔ１の両袖間（Ｔｏ＋ Ｔ＋ ）にわたっ
て通信バス５にロックをかけていないとプロセッサ２に
送信される通信の競合に対処できず、通信バス５は空い
ているが他のプロセッサ間通信ができないことになり効
率が悪い欠°点がある。
本発明はこの点を改良するもので、プロセッサが要求さ
れている動作を完了する以前に通信のロックを解除する
ことができ、プロセッサ間の通信を効率よく実行できる
通信制御回路を提供するととを目的とする。
れている動作を完了する以前に通信のロックを解除する
ことができ、プロセッサ間の通信を効率よく実行できる
通信制御回路を提供するととを目的とする。
本発明は、複数プロセッサ間で共通の通信バスを介して
データ転送を行うプロセッサシステムにおいて、プロセ
ッサごとに複数個の指令を受信できる通信バッファを備
え、各プロセッサに対応して設けられた通信制御回路に
通信バッファの最大数、現ワード数、要求されるワード
数を演算および比較する手段を備え、あるプロセッサに
通信要求が出された場合に、通信バッファの空エリアに
余裕のある時はその通信を可能とし、余裕のない時はそ
の通信が不能であることを指示するように構成されたこ
とを特徴とする。
データ転送を行うプロセッサシステムにおいて、プロセ
ッサごとに複数個の指令を受信できる通信バッファを備
え、各プロセッサに対応して設けられた通信制御回路に
通信バッファの最大数、現ワード数、要求されるワード
数を演算および比較する手段を備え、あるプロセッサに
通信要求が出された場合に、通信バッファの空エリアに
余裕のある時はその通信を可能とし、余裕のない時はそ
の通信が不能であることを指示するように構成されたこ
とを特徴とする。
本発明の一実施例を図面に基づいて説明する。
第３図は、本発甲−実施例の要部ブロック構成図である
。第１図で示（また従来例と比較すると、各プロセッサ
１〜４に通信バッファ１０〜１３をそれぞれ設けるとと
もに、各プロセッサ１〜４に対応シて通信制御回路１５
〜１８を設け、この通信制御回路１５〜１８に各プロセ
ッサ１〜４をそれぞれ接続したところに特徴がある。
。第１図で示（また従来例と比較すると、各プロセッサ
１〜４に通信バッファ１０〜１３をそれぞれ設けるとと
もに、各プロセッサ１〜４に対応シて通信制御回路１５
〜１８を設け、この通信制御回路１５〜１８に各プロセ
ッサ１〜４をそれぞれ接続したところに特徴がある。
他の点は第１図で示した従来例と同様であり同一符号は
同一のものを示す。
同一のものを示す。
第４図は、上記通信制御回路１５〜１８の１個について
の要部ブロック構成図である。第４図で、２０は受信回
路、２１は通信バッファの最大ワード数を保持する最大
ワードし・ジスタ、２２は現在の通信バッファに格納さ
れているワード数を示す現ワードレジスタ２２をそれぞ
れ示す。受信回路２０の出力および現ワードレジスタ２
２の出力を演算回ｖｔ２３にそれぞれ導き、この出力を
現ワードレジスタ２２に導くとともに、比較回路２４の
一方の入力端子に導く。
の要部ブロック構成図である。第４図で、２０は受信回
路、２１は通信バッファの最大ワード数を保持する最大
ワードし・ジスタ、２２は現在の通信バッファに格納さ
れているワード数を示す現ワードレジスタ２２をそれぞ
れ示す。受信回路２０の出力および現ワードレジスタ２
２の出力を演算回ｖｔ２３にそれぞれ導き、この出力を
現ワードレジスタ２２に導くとともに、比較回路２４の
一方の入力端子に導く。
この比較・回路２４の他方の入力端子に最大ワードレジ
スタ２１の出力を導き、この出力を制御線２５に導くと
ともに現ワードレジスタ２２のラッチパルス入力端子に
導く。
スタ２１の出力を導き、この出力を制御線２５に導くと
ともに現ワードレジスタ２２のラッチパルス入力端子に
導く。
このような回路構成で、いまフロセンサｌがプロセッサ
２にＲワードの情報を通信すべき条件が発生したとする
と、プロセッサ１は通信バス５のビジー、アイドルの状
態を管理しているバス制御回路７に対して、制御線（複
数の制御線を１本の線で示す）２６を通して通信バス５
の状態を調べる動作を行う。通信バス５が開いていれば
通信バス５のロックをかけビジー状態にした後、通信先
プロセッサ２の通信バッファ１１の状態を管理している
通信制御回路１６に対して制御線２６により通信バッフ
ァ１１の空きの程度を調べる。
２にＲワードの情報を通信すべき条件が発生したとする
と、プロセッサ１は通信バス５のビジー、アイドルの状
態を管理しているバス制御回路７に対して、制御線（複
数の制御線を１本の線で示す）２６を通して通信バス５
の状態を調べる動作を行う。通信バス５が開いていれば
通信バス５のロックをかけビジー状態にした後、通信先
プロセッサ２の通信バッファ１１の状態を管理している
通信制御回路１６に対して制御線２６により通信バッフ
ァ１１の空きの程度を調べる。
もし、空きがＲワード以上あれば通信制御回路１６はプ
ロセッサｌに対し制御線２６を通し空きであることを通
知する。空きを通知されたプロセッサ１は通信バス５′
ｔ−通して通信バッファ１１に通信情報を送る。
ロセッサｌに対し制御線２６を通し空きであることを通
知する。空きを通知されたプロセッサ１は通信バス５′
ｔ−通して通信バッファ１１に通信情報を送る。
このことを第４図に基づいて詳細に説明する。
いま、最大ワードレジスタ２１の値がｍ、現ワードレジ
スタ２２の値がＣ１要求されているワード数がＲである
とする。演算回路２３は（Ｒ＋Ｏ）の演算をし、比較回
路２４はｍと（Ｒ−１−０）の値を比較する。
スタ２２の値がＣ１要求されているワード数がＲである
とする。演算回路２３は（Ｒ＋Ｏ）の演算をし、比較回
路２４はｍと（Ｒ−１−０）の値を比較する。
ｍ≧（Ｒ＋Ｏ）
であれば、制御線２５に通信可の信号を出すとともに現
ワードレジスタ２２の値を（Ｒ十〇 ）に更新する。ま
た、 ｍ＜Ｒ＋０ の時は制御線２５に通信不可の信号を出力する。
ワードレジスタ２２の値を（Ｒ十〇 ）に更新する。ま
た、 ｍ＜Ｒ＋０ の時は制御線２５に通信不可の信号を出力する。
これにより、プロセッサの通信バッファに空きがある限
り、第２図で示したプロセッサ動作の完了するまでの期
間Ｔ、については通信ノ（ス５のロックをかゆる必要が
なくｋるので、この間に他）。
り、第２図で示したプロセッサ動作の完了するまでの期
間Ｔ、については通信ノ（ス５のロックをかゆる必要が
なくｋるので、この間に他）。
ロセツサがバス５を介して−＠全全行ことができるよう
になり、通信の効率が良くなる。
になり、通信の効率が良くなる。
以上説明したように本発明によれば、プロセッサに通信
バッファを設けるとともに通信を制御する集中管理装置
にプロセッサ毎の通信バッファの最大ワード数、現ワー
ド値、要求するワード数を演算し比較し通信バッファの
状態を通信元プロセッサに通知する通信制御回路を設け
ることとした。
バッファを設けるとともに通信を制御する集中管理装置
にプロセッサ毎の通信バッファの最大ワード数、現ワー
ド値、要求するワード数を演算し比較し通信バッファの
状態を通信元プロセッサに通知する通信制御回路を設け
ることとした。
したがって、通信バスが無駄にロックされることがなく
プロセッサ間で効率よく通信を実行できる効果がある。
プロセッサ間で効率よく通信を実行できる効果がある。
第１図は従来例の要部構成図。
第２図は従来例のロック状態を示す図。
第３図は本発明一実施例の要部ブロック構成図。
第４図は通信制御回路の要部ブロック構成図。
１〜４・・・プロセッサ、５・・・Ａ信パ、’（％ １
０〜１３・・・通信バッファ、１５〜１８・・・通信制
御回路、２１・・・最大ワードレジスタ、２２・・・現
ワードレジスタ、２３・・・演算回路、２４・・・比較
回路。 Ｍ １１１Ｊ ７Ｆ１２ 図
０〜１３・・・通信バッファ、１５〜１８・・・通信制
御回路、２１・・・最大ワードレジスタ、２２・・・現
ワードレジスタ、２３・・・演算回路、２４・・・比較
回路。 Ｍ １１１Ｊ ７Ｆ１２ 図
Claims (1)
- 【特許請求の範囲】 （リ 複数のプロセッサが共通に接続された通信バスと
、 二個のプロセッサが上記通信バスを介して通信を行うと
きにはこの二個のプロセッサ以外のプロセッサに対して
上記通信バスをロック状態とするバス制御回路と を備えた プロセッサ間の通信制御方式において、上記各プロセッ
サに通信バッファを備え、上記バス制御回路に接続され
た通信制御回路が上記プロセッサに対一応して設けられ
、上記通信制御回路は、 上記通信バッファの最大容量ワード数をｍ％発生してい
る通信要求ワード数をＲ１現在上記通信バッファに記憶
されているワード数をＣとするとき、 Ｒ−１−０とｍと の大小を比較する手段を備え、 この手段の比較結果により Ｒ＋Ｏ≦ｍ のときプロセッサ間の通信を可能とするように制御する
ように構成された ことを特徴とする プロセッサ間の通信制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10230982A JPS58220536A (ja) | 1982-06-16 | 1982-06-16 | プロセツサ間の通信制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10230982A JPS58220536A (ja) | 1982-06-16 | 1982-06-16 | プロセツサ間の通信制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58220536A true JPS58220536A (ja) | 1983-12-22 |
Family
ID=14323998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10230982A Pending JPS58220536A (ja) | 1982-06-16 | 1982-06-16 | プロセツサ間の通信制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58220536A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02228842A (ja) * | 1989-03-02 | 1990-09-11 | Mitsubishi Electric Corp | ホームコントロールシステムの通信方式 |
| JPH0316343A (ja) * | 1989-06-14 | 1991-01-24 | Hitachi Ltd | フレーム選択受信方法 |
| WO1991004623A1 (fr) * | 1989-09-19 | 1991-04-04 | Fujitsu Limited | Systeme d'acces multiple pour un reseau de communications |
-
1982
- 1982-06-16 JP JP10230982A patent/JPS58220536A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02228842A (ja) * | 1989-03-02 | 1990-09-11 | Mitsubishi Electric Corp | ホームコントロールシステムの通信方式 |
| JPH0316343A (ja) * | 1989-06-14 | 1991-01-24 | Hitachi Ltd | フレーム選択受信方法 |
| JPH0693685B2 (ja) * | 1989-06-14 | 1994-11-16 | 株式会社日立製作所 | フレーム選択受信方法 |
| WO1991004623A1 (fr) * | 1989-09-19 | 1991-04-04 | Fujitsu Limited | Systeme d'acces multiple pour un reseau de communications |
| US5539743A (en) * | 1989-09-19 | 1996-07-23 | Fujitsu Limited | Multiple access system for communication network |
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