JPS5821978A - 利得制御回路 - Google Patents
利得制御回路Info
- Publication number
- JPS5821978A JPS5821978A JP12115881A JP12115881A JPS5821978A JP S5821978 A JPS5821978 A JP S5821978A JP 12115881 A JP12115881 A JP 12115881A JP 12115881 A JP12115881 A JP 12115881A JP S5821978 A JPS5821978 A JP S5821978A
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- JP
- Japan
- Prior art keywords
- gain control
- transistors
- control circuit
- circuit
- transistor
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/14—Picture signal circuitry for video frequency region
- H04N5/20—Circuitry for controlling amplitude response
- H04N5/202—Gamma control
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Studio Circuits (AREA)
- Picture Signal Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はテレビスタジオ伝送系に関し、特にテレビジ璽
ン信号の利得制御回路に関する〇従来の利得制御回路を
第１図に示す。第１図で、トランジスタ１０２，１０４
による定ｔｆＩＬ回路がエミッタ側に接続されている２
組の差動増幅回路（トランジスタ１０６，１０７とトラ
ンジス＊ １０８．１０９）が６シ、この差動増幅回路
のベース及びコレクタとをお互に接続して利得制御回路
が形成されている。トランジスタ１０２のエミッタに接
続されている入力端子１０１よシ入力映僚信号が供給さ
れ、端子１１０からの制御電圧入力により■ｍｍｔに対
して制御電圧を可変することにより、トランジスタ１０
７．１０９のコレクタ側より利得制御された映像信号を
取シ出している０ここで入力端子１０１に供給される映
像入力は通常バイアス電圧Ｖｌｌに近い負電圧−ｖＸＩ
ｌにクランプされる。また、映像出力端子１１３のＤＣ
レベルｖｃＩｏ管の電圧は正電圧となっている。
ン信号の利得制御回路に関する〇従来の利得制御回路を
第１図に示す。第１図で、トランジスタ１０２，１０４
による定ｔｆＩＬ回路がエミッタ側に接続されている２
組の差動増幅回路（トランジスタ１０６，１０７とトラ
ンジス＊ １０８．１０９）が６シ、この差動増幅回路
のベース及びコレクタとをお互に接続して利得制御回路
が形成されている。トランジスタ１０２のエミッタに接
続されている入力端子１０１よシ入力映僚信号が供給さ
れ、端子１１０からの制御電圧入力により■ｍｍｔに対
して制御電圧を可変することにより、トランジスタ１０
７．１０９のコレクタ側より利得制御された映像信号を
取シ出している０ここで入力端子１０１に供給される映
像入力は通常バイアス電圧Ｖｌｌに近い負電圧−ｖＸＩ
ｌにクランプされる。また、映像出力端子１１３のＤＣ
レベルｖｃＩｏ管の電圧は正電圧となっている。
第１図の回路を縦続接続して回路を構成する場合を第２
図に示す。図で１．３・・・・・・はクランプ回路、２
，４・・・・・・は第１図に示した利得制御回路である
・従来利得制御回路を縦続接続する場合前述のように利
得制御回路の入出力電位が異なるため縦続接続される利
得制御回路の段間にクランプ回路が必要であった。そし
て映像信号は利＊１１１ｍ回路の段数と同じ段数のクラ
ンプ回路を通ることになるためクランプ応答特性、絶対
遅延量の増加。
図に示す。図で１．３・・・・・・はクランプ回路、２
，４・・・・・・は第１図に示した利得制御回路である
・従来利得制御回路を縦続接続する場合前述のように利
得制御回路の入出力電位が異なるため縦続接続される利
得制御回路の段間にクランプ回路が必要であった。そし
て映像信号は利＊１１１ｍ回路の段数と同じ段数のクラ
ンプ回路を通ることになるためクランプ応答特性、絶対
遅延量の増加。
ＤＧ（微分利得）、ＤＰ（微分位相）特性クランプパル
スリー２１．段数が多くなればなる＃１ど劣化が著しく
なシ許容限度を逸脱してしまっていた。
スリー２１．段数が多くなればなる＃１ど劣化が著しく
なシ許容限度を逸脱してしまっていた。
本発明の目的は利得制御回路の縦続接続の際段間ダラン
プ回路の不要な利得制御回路を提供する・ことである。
プ回路の不要な利得制御回路を提供する・ことである。
本発明によれば、利得制御回路を負帰還増幅器の帰還ル
ープに含め、１００％負帰還をかけることによシ利得制
御入力と出力の電位を同じにし、利得制御回路の多段接
続の際、段間クランプ回路を省略を可能にし、クランプ
応応特性、ＤＧ、Ｄｒ特性が嵐好で遅延量、クランプパ
ルスリークの少ない多段利得制御回路が得られる。
ープに含め、１００％負帰還をかけることによシ利得制
御入力と出力の電位を同じにし、利得制御回路の多段接
続の際、段間クランプ回路を省略を可能にし、クランプ
応応特性、ＤＧ、Ｄｒ特性が嵐好で遅延量、クランプパ
ルスリークの少ない多段利得制御回路が得られる。
次に本発明の一実施例の図面を参照して本発明の詳細な
説明する。
説明する。
第３図は本発明の一実施例を示す図でるり、入力端子２
０１ ｉ／（：は入力映像信号が供給される０入力端子
２０１はトランジスタ２０２０ベースに接続されてｉる
。トランジスタ２０２，２０３とトランジスタ２０６，
２０７．とトランジスタ２０８，２０９とはそれぞれ差
動回路を構成しており、トランジスタ２０２，２０３の
エミッタはトランジスタ２０４のコレクタに、トランジ
スタ２０６，２０７のエミッタはトランジスタ２０２の
コレクタに、トランジスタ２０８，２０９のエミッタは
トランジスタ２０３のコレクタにそれぞれ接続されてい
る。またトランジスタ２０４のエミッタは抵抗器２０５
を介して負電源に接続される０トランジスタ２０４のベ
ースは適当なバイアス電圧ｖｍｒに保たれている。又ト
ランジスタ２０６，２０９のコレクタはそれぞれ抵ＦＣ
器２１０，２１１を介して正電源に接続される・一方ト
ランジスタ２０７，２０８のコレクタは直に正電源に接
続される・トランジスタ２０７と２０８とのペースが接
続され適当なバイアス電圧Ｖ＝νに保たれる。一方トラ
ンジスタ２０６．２０９のベースが接続され制御電圧入
力゛２１２に接続されている０又、トランジスタ２ｏ６
゜２０．９のコレクタはそれぞれトランジスタ２１３゜
２１４のさ−スにも接続されている・トランジスタ２１
３，２１４は差動回路を構成しておシトランジスタ２１
３，２１４のエンツタは抵抗器２１５を介して正電源に
接続されている。又トランジスタ２１３，２１４のコレ
クタはそれぞれ抵抗器２１６．２１７を介して負電源に
接続される。又トランジスタ２１３のコレクタはトラン
ジスタ２１８のベースにも接続される・トランジスタ２
１８のエミッタは抵抗器２１９を介して正電源に、トラ
ンジスタ２１８のコレクタは負電源に接続されている。
０１ ｉ／（：は入力映像信号が供給される０入力端子
２０１はトランジスタ２０２０ベースに接続されてｉる
。トランジスタ２０２，２０３とトランジスタ２０６，
２０７．とトランジスタ２０８，２０９とはそれぞれ差
動回路を構成しており、トランジスタ２０２，２０３の
エミッタはトランジスタ２０４のコレクタに、トランジ
スタ２０６，２０７のエミッタはトランジスタ２０２の
コレクタに、トランジスタ２０８，２０９のエミッタは
トランジスタ２０３のコレクタにそれぞれ接続されてい
る。またトランジスタ２０４のエミッタは抵抗器２０５
を介して負電源に接続される０トランジスタ２０４のベ
ースは適当なバイアス電圧ｖｍｒに保たれている。又ト
ランジスタ２０６，２０９のコレクタはそれぞれ抵ＦＣ
器２１０，２１１を介して正電源に接続される・一方ト
ランジスタ２０７，２０８のコレクタは直に正電源に接
続される・トランジスタ２０７と２０８とのペースが接
続され適当なバイアス電圧Ｖ＝νに保たれる。一方トラ
ンジスタ２０６．２０９のベースが接続され制御電圧入
力゛２１２に接続されている０又、トランジスタ２ｏ６
゜２０．９のコレクタはそれぞれトランジスタ２１３゜
２１４のさ−スにも接続されている・トランジスタ２１
３，２１４は差動回路を構成しておシトランジスタ２１
３，２１４のエンツタは抵抗器２１５を介して正電源に
接続されている。又トランジスタ２１３，２１４のコレ
クタはそれぞれ抵抗器２１６．２１７を介して負電源に
接続される。又トランジスタ２１３のコレクタはトラン
ジスタ２１８のベースにも接続される・トランジスタ２
１８のエミッタは抵抗器２１９を介して正電源に、トラ
ンジスタ２１８のコレクタは負電源に接続されている。
又、トランジスタ２１８のエミッタは出力端子２２０と
トランジスタ２０３のベースに接続されて匹る。
トランジスタ２０３のベースに接続されて匹る。
ＪＩａ図において２０１〜２１２１でか利得制御部、２
１３〜２２０ｔでか増幅器を構成している◎いま、制御
電圧入力２１２が■ｕｔよシ高いと信号入力端子２０１
よシ供給された映像信号はトランジスタ２０６，２０９
がオンになるためトランジスタ２０６，２０９のコレ〉
りよル敗シ出されトランジスタ２１３，２１４のベース
に入力され増幅される。増幅された映倫信号はトランジ
スタ２１８のエミッタよシトランジスタ２０３のベース
に１００＊＊＃Ｉ遺がかけられておシボルテージフォロ
アー動作をしている。このためトランジスタ２０２．２
０３のペース電位は増幅器のループゲイン分の１の誤差
で一致する。その結果、入力端子２０１と出力端子２２
０の電位は等しくなり、利得制御回路の縦続接続がクラ
ンプ回路がなくても可能となる。
１３〜２２０ｔでか増幅器を構成している◎いま、制御
電圧入力２１２が■ｕｔよシ高いと信号入力端子２０１
よシ供給された映像信号はトランジスタ２０６，２０９
がオンになるためトランジスタ２０６，２０９のコレ〉
りよル敗シ出されトランジスタ２１３，２１４のベース
に入力され増幅される。増幅された映倫信号はトランジ
スタ２１８のエミッタよシトランジスタ２０３のベース
に１００＊＊＃Ｉ遺がかけられておシボルテージフォロ
アー動作をしている。このためトランジスタ２０２．２
０３のペース電位は増幅器のループゲイン分の１の誤差
で一致する。その結果、入力端子２０１と出力端子２２
０の電位は等しくなり、利得制御回路の縦続接続がクラ
ンプ回路がなくても可能となる。
第４図に第３図の回路を縦続接続して回路を構成する場
合の概略図を示す。
合の概略図を示す。
本発明は以上説明したように利得制御回路を負帰還ルー
プに含め利得制御回路の人、出力電圧を同じＫすること
によシフランプ回路がなしで多段接続が可能な利得制御
回路が得られる。
プに含め利得制御回路の人、出力電圧を同じＫすること
によシフランプ回路がなしで多段接続が可能な利得制御
回路が得られる。
第１図は従来の利得制御回路、第２図は従来の利得制御
回路の多段接続図、第３図は本発明の一実施例を示し九
回路図、第４図は本発明の利得制御回路の多段接続図、 図で、１０１，２０１−・・−・入力端子、１１０゜２
１２・・・・・・制御電圧入力端子、１１３，２２０・
・・・・・出力端子、 １０３．１０５．１１１．１１
２．２０５．２１１２１６、２１７．２１９−−−−−
−抵抗器、１０２，１０４，１０６゜１０７．１０８−
１１０９，２０２，２０３，２０４，２０６，２０７，
２（１８２０９，２１３，２１４，２１８・・・・・・
トランジスタ、１，３゜０・・・・・・クランプ回路、
２，４．０・・・・・・利得制御回路Ｏ 羊ｌ 図 年２ 薗
回路の多段接続図、第３図は本発明の一実施例を示し九
回路図、第４図は本発明の利得制御回路の多段接続図、 図で、１０１，２０１−・・−・入力端子、１１０゜２
１２・・・・・・制御電圧入力端子、１１３，２２０・
・・・・・出力端子、 １０３．１０５．１１１．１１
２．２０５．２１１２１６、２１７．２１９−−−−−
−抵抗器、１０２，１０４，１０６゜１０７．１０８−
１１０９，２０２，２０３，２０４，２０６，２０７，
２（１８２０９，２１３，２１４，２１８・・・・・・
トランジスタ、１，３゜０・・・・・・クランプ回路、
２，４．０・・・・・・利得制御回路Ｏ 羊ｌ 図 年２ 薗
Claims (1)
- 外部からの制御信号に応じて利得が変る利得制御増幅器
と、前記利得制御増幅器の出力を受ける′ 増幅器とを
具備し、Ｎ記増幅器の全出力を前記利得制御増幅器へ負
帰還することを特徴とする利得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12115881A JPS5821978A (ja) | 1981-07-31 | 1981-07-31 | 利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12115881A JPS5821978A (ja) | 1981-07-31 | 1981-07-31 | 利得制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5821978A true JPS5821978A (ja) | 1983-02-09 |
Family
ID=14804277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12115881A Pending JPS5821978A (ja) | 1981-07-31 | 1981-07-31 | 利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5821978A (ja) |
-
1981
- 1981-07-31 JP JP12115881A patent/JPS5821978A/ja active Pending
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