KR900005872B1

KR900005872B1 - 증폭기

Info

Publication number: KR900005872B1
Application number: KR1019840001234A
Authority: KR
Inventors: 사도시 이시이
Original assignee: 파이오니아 가부시끼가이샤; 마쓰모도 세이야
Priority date: 1983-04-26
Filing date: 1984-03-12
Publication date: 1990-08-13
Also published as: US4583052A; KR850000151A; JPS59200508A

Abstract

내용 없음.

Description

증폭기

제1도는 종래의 증폭기를 표시한 회로도.

제2도는 제1도의 일부를 변경한 예를 표시한 회로도.

제3도는 본 발명의 1실시예를 표시한 블록도.

제4도는 제3도의 구성을 가진 구체적 회로 예를 표시한 도.

제5도 내지 제8도는 본 발명의 다른 실시예를 표시한 도.

본 발명은 복수의 전원계통을 가진 증폭기에 있어서 각 전원계통 사이에서의 전류의 유출입을 없애도록 한 증폭기에 관한 것이다.

종래의 복수의 전원계통을 가진 증폭기로서 제1도에 표시한 것이있었다. 도면에서는 ±V₁은 전압증폭단(段)용 전원, ±V₂는 전력증폭단용 전원이다.

1, 1'은 입력단자이며, 이 사이에는 바이어스 저항(R₁)이 접속되고, 단자(1)는 FET(전계효과 트랜지스터)(Q₁)의 게이트에 접속된다. FET(Q₁)와 FET(Q₂)에 의해서 차동증폭회로가 구성되고 소오스끼리가 연결되어 정전류원(定電流源)(I₁)에 접속된다.

저항(R₂)의 타단 및 트랜지스터(Q₃)의 에미터는 전원 +V₁에 접속되고 트랜지스터(Q₃)의 콜렉터는 정전류원(I₂)에 접속된다.

트랜지스터(Q₃)의 콜렉터는 트랜지스터(Q₄)의 베이스에 도입되고 트랜지스터(Q₄,Q₅)는 다아링톤 접속되어 각 에이터는 정전류원(1₃,1₄)에 또 각 콜렉터는 +V₂에 각각 접속되어 있다.

더우기 트랜지스터(Q₅)의 에미터는 저항(R₃)을 통하여 FET(Q₂)의 게이트에 접속되며 FET(Q₂) 게이트와 단자(1') 사이에는 저항(R₄)이 접속된다.

단자(1')는 ±의 중점(中點)에 접속되어 접지된다. 이 접지점을 G₁으로 한다. 또 트랜지스터(Q₅)의 에미터는 단자(2)에 도입되어 부하(3)의 일단이 접속된다.

부하(3)의 타단은 단자(2')에 연결되어있으며 단자(2')는 전원 +V₂의중점에 도입되어 접지된다. 이 접지점을 G₂로 한다.

G₁과G₂로는 선재나 샤시를 통하여 연결되어 있다. 또한 도면에서 4는 전압증폭단, 5는 전력증폭단을 표시한다.

다음에 동작에 대하여 설명한다. 이 회로는 기본적인 부귀한증폭기로서, 그의 루우프 이득이 충분이 있으면 페루우프 전압이득은 거의 (R₃+R₄)/R₄로 부여된다. 다시 이 회로내를 흐르는 전류를 상세히 보면 다음의 것을 말할 수 있다.

트랜지스터(Q₄)의 베이스전류(신호전류)는 +V₁로부터 트랜지스터(Q₃)을 지나 트랜지스터(Q₄)의 베이스, 에미터, 트랜지스터(Q₅)의 베이스, 에미터를 지나서 부하(3)에 흐른다. 부하(3)로부터는 단자(2'), ±V₂의 중점, 및 G₁, G₂를 경유하여 ±V₁의 중점에 복귀한다. 이상이 루우트는 제1도의 i₁으로 표시된다. 동일하게 귀환저항(R₃, R₄)을 흐르는 전류의 대부분은 제1도 i₂로 표시한 바와 같이 +V₂→트랜지스터(Q₅)→저항(R₃)→저항(R₄)→G₁→G₂의 루우트를 밟는다.

종래의 증폭기는 이상과 같이 구성되어 있으므로 제1도 G₁, G₂사이에 어떠한 임피이던스가 존재하면 이 2점간에 전위차를 생기게 하여 신호의 증폭에 나쁜 영향을 주게 된다.

부귀환증폭기의 경우 전류(i₁)로서는 트랜지스터(Q₄,Q₅)의 비직선성을 보정하는 전류가흐르기 때문에 I₁는 상당히 왜곡된 성분을 가지고 있어 이로인해 G₁, G₂간에 생기는 전위차는 특히 커다란 문제로 된다. 특히 오오디오용 전력증폭기에있어서는 입력전압이 매우 작은 레벨인 경우가 많아 G₁, G₂간에약간의 전위차가 생겨도 성능에 영향이 나타나거나 음질을 저해하거나 하고 있었다.

또한 트랜지스터(Q₄) 대신에 제2도에 표시한 바와 같이 FET(Q₄)를 사용할 경우도 있으나 이때는 트랜지스터(Q₆)를 사용하여 캐스코우드 접속으로 하는 것이 보통이다. 이 경우 FET(Q₄)에는 게이트전류가 거의 흐르지 않으나 트랜지스터(Q₆)의 베이스에는 제1도와 같은 i₁가 흐르기 때문에 상기와 같은 결점을 가진다.

본 발명은 상기와 같은 종래의 것의 결점을 제거하기위하여 이루어진 것으로서 각 전원계통의 전류루우프간에 FET 등의 제어전류가 다음 단(段)에 유입하지 않는 소자를 사용하므로써 각 전류루우프를 분리하여 선재나 샤시의 임피이던스의 영향을 배제할 수가 있는 증폭기를 제공하는 것을 목적으로 하고 있다.

다음에 본 발명을 도면에 따라 설명한다. 제3도는 본 발명의 1실시예를 표시한 블록도이다.

입력단자(1,1')에 인가된 신호는 전압증폭단(4)에 도입되고 그 출력은 FET에 의한 버퍼(6)를 입력으로 하는 전력증폭단(5)에 접속된다. 전력증폭단(5)의 출력은 출력단자(2,2')에 도입되는 동시에 저항(R₃,R₄)으로 분압된다. 이 분압전압은 FET 입력버퍼(7)에 인가되고 버퍼(7)의 출력은 전압증폭단(4)의 반전입력단자에 접속된다. 입력단자의 콜드측(1'), 전압증폭단(4) 및 FET 입력버퍼(7)에 공급되는 전원 ±V₁의 중점은(G₁)에서 접지된다. 또 전력증폭단에 공급되는 전원 ±V₂의 중점 저항(R₄)의 일단, 및 출력단자의 콜드측(2')은 G₂에서 접지된다, 또한 저항(R₁)은 바이어스 저항이다.

다음에 본 발명의 동작에 대하여 설명한다.

제3도와 같은 구성으로 하면 전압증폭단(4)과 전력증폭단(5) 사이에 흐르는 신호전류(i₁)는 FET 입력버퍼(6)에 의해 거의 제로로 된다. 또 출력(2)으로부터 FET 입력버퍼(7)에 흐르는 전류(i₂)도 거의 제로로 된다. 즉 전원 ±V₁,±V₂는 각각 완전히 분히되게 되고 접지점 (G₁, G₂)의 사이에는전류가 흐르지 않는다. 이 때문에 G₁, G₂사이에는 커다란 임피이던스가 존재하더라도 또 설사 그 임피이던스가 비선형이라도 G₁, G₂는 항상 동전위로 간직된 증폭기에는 하등 영향을 주지 않는다.

본 발명은 제1도의 회로에 적용한 구체예를 제4도에 표시하였다. 전력증폭단(5)의 입력을 FET Q₄를 사용한 버퍼(6)에 의해 구성하여 트랜지스터(Q₆), 정전류원(I₅), 저항(R₅)을 사용하여 캐스코우트 접속으로 하여 FET(Q₄)의 게이트, 드레인간 용량에 의한 미러효과(mirror effect)를 방지하고 있다.

또 FET 입력버퍼(7)는 FET(Q₇,Q₈)(I₆,I₇)(R₆,R₇,R₈,R₉)에 의해 구성되어있다. 이 결과 I₁,I₂가 거의 제로로 되어 G₁, G₂간에서의 전류의 흐름을 없앨 수가 있다.

또한 제4도의 실시예에서는 전력증폭단(5)의 출력회로로서 트랜지스터(Q₅)에 의한 에미터폴로워로서 하고 있으나 제5도에 표시한 바와 같이 트랜지스터(Q_5a,Q_5b)에 의한 푸시풀 구성이라도 좋다.

즉 전압증폭단(4)의 트랜지스터(Q_3a,Q_3b)로부터 출력을 꺼내서 FET(Q_4a,Q_4b)의 버퍼(6)에 의거한다. 각 FET(Q_4a,Q_4b)에는 제4도와 동일하게 트랜지스터(Q_6a,Q_6b)가 정전류원(I_5a,I_5b), 저항(R_5a,R_5b)을 사용하여 캐스코우드 접속되어, 미러효과를 방지하고있으며 버퍼(6)의 출력은 푸시풀 트랜지스터(Q_5a,Q_5b)에 공급되고 있다.

또 상기의 각 실시예에서는 전력증폭간의 출력측에서 저항(R₃,R₄)에 분압으로 버퍼(7)에 인가하고 있으나 그것과 동시에 제6도에 표시한 바와 같이 FET 입력버퍼(7)의 출력과 전압증폭단(4)의 반전입력간에 저항 (R₃'), 반전입력단자와 입력의 콜드측(1')간에 저항(R₄')을 각각 접속하여 저항(R₃',R₄')의 분압을 전압증폭단(4)의 반전입력에 공급하도록 하여도 좋다.

더욱이 상기 실시예에서는 버퍼(6,7)에 FET를 사용하여 그의 게이트전류가 거의 제로인 것을 이용한 경우를 표시하였으나 제7도와 같이 포트커플러(Q_74a,Q_74b)나 광케이블 등에 의한 광을 이용하여 전류의 전송을 하지 않도록 한 것등도 상기 실시예와 동일한 효과를 나타낸다.

또 상기한 각 실시예에서는 전압증폭단과 전력증폭단으로 분리된 예를 표시하였으나 이것에 한정되는 것은 아니며 전원계통마다 전원루우프를 형성하여 각 전원 사이에서 전류의 유출입을 거의 제로로 한 것이면 된다.

제8도는 이 실시예를 표시하고 입력신호를 ±V₁에 의해서 구동하는 FET(Q₈₁,Q₈₂)에 의한 제1의 차동 증폭기에 인가하여 이 출력을 FET(Q₈₃,Q₈₄)에 의한 제2의 차동증폭기에 입력하여 제2차동증폭기의 출력에서 푸시풀 트랜지스터(Q_85a,Q_85b)를 구동한다. FET(Q₈₃,Q₈₄)로부터 트랜지스터FET(Q_85a,Q_85b)까지의 ±V₂에 의해서 동작한.다. 그리하여 트랜지스터(Q_85a,Q_85b)의 출력을 MOSFET(Q_4a,Q_4b)에 입력하여 푸시풀 트랜지스터(Q85a,Q85b)를 구동하여 출력을 얻는다.

MOSFET(Q_4a,Q_4b) 및 트랜지스터(Q_5a,Q_5b)는 ±V₃으로 구동한다.

또한 이 출력을 저항(R₃,R₄)으로 분압하여 ±V₁로 구동하는 버퍼(7)에 공급하여 버퍼(7)의 출력을 FET(Q₈₂)에 인가한다.

상기 구동성으로부터 차동 FET(Q₈₁,Q₈₂)에 의한 초단증폭단(8), 제2차동 FET(Q₈₃,Q₈₄), 푸시풀 트랜지스터 FET(Q_85a,Q_85b)에 의한 전압증폭단(4), 전력증폭단(5), 및 버퍼(7)의 각 블록간에 흐르는 (i₁₁,i₁₂및 I₂)를 거의 제로로 할 수가 있다.

이상과 같이 본 발명에 의하면 각 전원계통마다 전류루우프를 형성하여 접지간에 전류의 유출입이 없기 때문에 선재나 샤시의 임피이던스의 영향을 받지 않고 이상적인 증폭기를 얻을 수가 있다.

Claims

전압증폭단 ; 상기 전압증폭단에 동작전원을 공급하기 위한 제1 및 제2직렬접속전원으로서 제1 및 제2전원의 접속점이 제1접지단자에 접속되어 있는 제1 및 제2직렬접속전원 ; 상기 전압증폭단의 비반전입력단자와 상기 제1접지단자 사이에 접속된 입력저항 ; 고입력 임피던스 입력버퍼를 구비하고 있으며 상기 입력버퍼의 입력단자가 상기 전압증폭단의 출력단자에 접속되어 있는 전력증폭단 ; 상기 전력증폭단에 동작전원을 공급하기 위한 제3 및 제4직렬접속전원으로서 제3 및 제4전원의 접속점이 제2접지단자에 접속되어 있는 제3 및 제4직렬 접속전원 ; 상기 제1 및 제2접지단자를 전기적으로 연결하기 위한 수단 ; 종 단자가 각각 상기 전력증폭단의 출력과 상기 제2접지단자에 접속되어 있는 분압기 ; 및 입력단자가 상기 분압기의 중간점에 접속되어 있으며 출력이 상기 제2접지단자에 접속되어 있는 분압기 ; 및 입력단자가 상기 분압기의 중간점에 접속되어 있으며 출력이 상기 전압증폭단의 반전입력단자에 접속되어 있는 고입력 임피던스 버퍼단으로 구성되는 것을 특징으로 하는 복수의 전원을 구비한 증폭기.
제1항에 있어서, 상기 버퍼단은 상기 제1 및 제2전원으로부터 동작전원을 수신하도록 접속되어 있는 것을 특징으로 하는 증폭기.
제1항에 있어서, 종 단자가 상기 버퍼단의 출력과 상기 제1접지단자 사이에 접속되어 있는 제2분압기를 또한 구비하며, 상기 분압기의 중간점이 상기 전압증폭단의 반전입력단자에 접속되어 있는 것을 특징으로 하는 증폭기.
제1항에 있어서, 상기 전력증폭단은 싱글 엔디드 에미터 폴로워 출력단을 구비하는 것을 특징으로 하는 증폭기.
제1항에 있어서, 상기 전력증폭단은 푸시풀 회로를 구비하는 것을 특징으로 하는 증폭기.
제1항에 있어서, 상기 전압증폭단은 적어도 1바이폴러 푸시풀 증폭단이 후속되어 있는 제1 및 제2캐스코우드 접속전계효과 트랜지스터(FET) 증폭단을 구비하며 ; 그리고 상기 전력증폭단은 입력이 상기 전력증폭단의 각각의 출력에 접속되어 있으며, 바이폴러 푸시풀단이 후속되어 있는 입력 푸시풀 MOSFET단을 구비하는 것을 특징으로 하는 증폭기.
전압증폭단 ; 상기 전압증폭단에 동작전원을 공급하기 위한 제1 및 제2직렬접속전원으로서 제1 및 제2전원의 접속점이 제1접지단자에 접속되어 있는 제1 및 제2직렬접속전원 ; 전폭증폭단 ; 상기 전력증폭단에 동작전원을 공급하기위한 제3 및 제4전원의 접속점이 제2접지단자에 접속되어 있는 제3 및 제4전원 ; 상기 제1 및 제2접지단자를 전기적으로 연결하기 위한 수단 ; 종 단자가 각각 상기 전력증폭단의 출력과 상기 제2접지단자에 접속되어 있는 분압기 ; 입력단자가 상기 분압기의 중간점에 접속되어 있고 출력단자가 상기 전압증폭단의 반전입력단자에 접속되어 있는 고입력 임피던스 버퍼 ; 및 상기 전력증폭단의 입력에 상기 전압증폭단의 입력에 상기 전압증폭단의 출력을 광결합시키기 위한 수단으로 구성되는 것을 특징으로 하는 복수전원을 구비한 증폭기.
제7항에 있어서, 상기 광결합수단은 상기 전압증폭단의 출력에 의해 푸시풀 방식으로 구동되는 제1 및 제2반도체 발광수단을 구비한 것을 특징으로 하는 증폭기.
입력신호를 증폭하기 위한 증폭기에 있어서, 제1 및 제2입력에 응답하여 출력을 발생하고, 상기 입력신호를 제1 입력으로 수신하며 제1접지접속점에 전기적으로 접지되는 제1증폭단 ; 적어도 제1입력에 응답하여 출력을 발생하며 상기 제1접지접속점과 공간을 두고 떨어져 있는 제2접속점에 전기적으로 접지되어 있는 제2증폭단 ; 상기 제1 및 제2접지접속점을 전기적으로 접속하기 위한 수단 ; 고입피던스 입력과 저임피던스 출력을 가지며 상기 제1증폭단 출력을 상기 제2증폭단 입력에 결합시키기 위한 제1버퍼수단 ; 및 고임피던스 입력과 저임피던스 출력을 가지며 상기 제2증폭단 출력을 상기 제1증폭단의 제2입력수단 ; 및 고임피던스 입력과 저임피던스 출력을 가지며 상기 제2증폭단 출력을 상기 제1증폭단의 제2입력에 결합시키기 위한 제2버퍼수단으로 구성되는 것을 특징으로 하는 입력신호를 증폭하기 위한 증폭기.
제9항에 있어서, 상기 제1증폭단은 상기 제 1접지접속점을 경유하여 접지를 기준으로 하여 제1전원수단으로부터 출력을 발생하고, 상기 제2버퍼수단은 상기 제1전원수단으로부터 저임피던스 출력을 발생하며, 상기 제2증폭단은 상기 제2접지접속점을 경유하여 접지를 기준으로 하여 제2전원수단으로부터 출력을 발생하고, 상기 제1버퍼수단은 상기 제2전원수단으로부터 저임피던스 출력을 발생하는 것을 특징으로 하는 증폭기.
고입력 임피던스를 가진 전압증폭단 ; 상기 전압증폭단에 동작전원을 공급하기 위한 제1 및 제2직렬접속전원으로서 제1 및 제2전원의 접속점이 제1접지단자에 접속되어 있는 제 1 및 제2직렬접속전원 ; 고입력 임피던스 입력버퍼를 구비하며, 상기 입력버퍼의 입력단자가 상기 전압증폭단의 출력단자에 접속되어 있는 전력증폭단 ; 상기 전력증폭단에 동작전원을 공급하기 위한 제3 및 제4직렬접속전원으로서 상기 제3 및 제4전원의 접속점이 제2접지단자에 접속되어 있는 제3 및 제4 직렬접속전원 ; 상기 제1 및 제2접지단자를 전기적으로 연결하기 위한 수단 ; 및 종 단자가 각각 상기 전력증폭단의 출력과 상기 제2접지단자에 접속되어 있는 분압기로 구성되어 있는 것을 특징으로 하는 복수 전원을 구비한 증폭기.