JPS58216450A - 半導体装置 - Google Patents
半導体装置Info
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- JPS58216450A JPS58216450A JP9921582A JP9921582A JPS58216450A JP S58216450 A JPS58216450 A JP S58216450A JP 9921582 A JP9921582 A JP 9921582A JP 9921582 A JP9921582 A JP 9921582A JP S58216450 A JPS58216450 A JP S58216450A
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- Japan
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- chip
- defective
- solder
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5383—Multilayer substrates
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15192—Resurf arrangement of the internal vias
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
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- Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、はんだ電極を用いたフェースダウンボンディ
ング法によシ、半導体基板をセラミック等の基板に実装
した半導体装置に関する。
ング法によシ、半導体基板をセラミック等の基板に実装
した半導体装置に関する。
従来、半導体基板のフェースダウ／ボンディング法とし
てＣ−４（Ｃｏｎｔｒｏｌｌｅｄ Ｃｏ１１ａｐｓｅＣ
ｈｉｐ Ｃｏｎｎｅｃｔｉｏｎ）と呼ばれる、はんだに
よる接合方法が用いられていた。この方法によシ複数の
半導体基板を同一の基板に実装する半導体装置において
は、ボンディング後に動作試験を行い、動作不良の半導
体基板（以後これをＬＳＩチップと呼ぶ）が発見された
場合、該実装基板を加熱して、不良ＬＳＩチップを取り
はずし、新しいＬＳＩチップをボンディングすることが
一般的であった。
てＣ−４（Ｃｏｎｔｒｏｌｌｅｄ Ｃｏ１１ａｐｓｅＣ
ｈｉｐ Ｃｏｎｎｅｃｔｉｏｎ）と呼ばれる、はんだに
よる接合方法が用いられていた。この方法によシ複数の
半導体基板を同一の基板に実装する半導体装置において
は、ボンディング後に動作試験を行い、動作不良の半導
体基板（以後これをＬＳＩチップと呼ぶ）が発見された
場合、該実装基板を加熱して、不良ＬＳＩチップを取り
はずし、新しいＬＳＩチップをボンディングすることが
一般的であった。
この工程をチップリペアと呼ぶ。このチップリペア工程
においては、不良のＬＳＩチップ以外の不良を誘起する
可能性があった。また、ＬＳＩチップが不良品である確
率が１％であったとすると、１実装基板に１００個以上
のＬＳＩチップを実装する場合、１実装基板当シチツプ
リペアをしなければならない確率は１００％を誠えるこ
とＫＪ−シ、実装のコストは極めて高くなる。
においては、不良のＬＳＩチップ以外の不良を誘起する
可能性があった。また、ＬＳＩチップが不良品である確
率が１％であったとすると、１実装基板に１００個以上
のＬＳＩチップを実装する場合、１実装基板当シチツプ
リペアをしなければならない確率は１００％を誠えるこ
とＫＪ−シ、実装のコストは極めて高くなる。
一方、ＬＳＩの高集積化を目的とした素子の微細化が進
むにつれて、ＬＳＩ製造時の良品取得率が低下してきて
いる。そのため、メモリ装置において′は、不良ＬＳＩ
チップを良品に転換する１１不良ビツト救済技術が盛ん
に研究されており、既に一部で実用化されている。
むにつれて、ＬＳＩ製造時の良品取得率が低下してきて
いる。そのため、メモリ装置において′は、不良ＬＳＩ
チップを良品に転換する１１不良ビツト救済技術が盛ん
に研究されており、既に一部で実用化されている。
これは集積回路素子に必要な回路以外に、同一チップ内
に予備のＩＯｊ路を形成しておき、回路の一部が不良と
なって機能しなくなった場合は、内部回路の一部を変更
することによりこの不良回路と予備の回路を置換して、
集積回路素子の不良を救済する方法である。内部回路の
一４″更を行う方法としては、回路内に挿入したヒユー
ズをレーザ光あるいは大電流により溶断する方法、ある
いは回路内のポリシリコン抵抗の一部をレーザ光で加熱
して抵抗＠を低減させろ方法等がある。第１図を用いて
、後者の方法を詳細に説明する。第１図はＭＯＳメモリ
ＬＳＩに上記の不良ビット救済法を適用した一例である
。チップ形成時にはポリシリコン抵抗１４．１５の抵抗
唾を高くしである。こめためトランジスタ１７は閉状態
、トランジスタ１８は開状態にあり、したがってトラン
ジスタ１９は閉状態となってメモリセル列１２は動作状
態にある。一方、予備のメモリセル列１３は非動作状態
にある。ここで、検査の結果メモリセル１６が不良であ
ることが判った場合、レーザ光によってポリシリコン抵
抗１４．１５を加熱し、不純物を拡散させることによっ
て抵抗値を低減する。
に予備のＩＯｊ路を形成しておき、回路の一部が不良と
なって機能しなくなった場合は、内部回路の一部を変更
することによりこの不良回路と予備の回路を置換して、
集積回路素子の不良を救済する方法である。内部回路の
一４″更を行う方法としては、回路内に挿入したヒユー
ズをレーザ光あるいは大電流により溶断する方法、ある
いは回路内のポリシリコン抵抗の一部をレーザ光で加熱
して抵抗＠を低減させろ方法等がある。第１図を用いて
、後者の方法を詳細に説明する。第１図はＭＯＳメモリ
ＬＳＩに上記の不良ビット救済法を適用した一例である
。チップ形成時にはポリシリコン抵抗１４．１５の抵抗
唾を高くしである。こめためトランジスタ１７は閉状態
、トランジスタ１８は開状態にあり、したがってトラン
ジスタ１９は閉状態となってメモリセル列１２は動作状
態にある。一方、予備のメモリセル列１３は非動作状態
にある。ここで、検査の結果メモリセル１６が不良であ
ることが判った場合、レーザ光によってポリシリコン抵
抗１４．１５を加熱し、不純物を拡散させることによっ
て抵抗値を低減する。
これによって、トランジスタ１７は開状態、トランジス
タ１８は開状態となり、トランジスタ１９のゲートはト
ランジスタ１８を通して接地されるため、メモリセル列
１２はワード線２０によって読み出すことができなくな
る。逆に、抵抗１４の抵抗値が低下するために予備のメ
モリセル列１３が動作状朝になり、不良メモリセル列１
２と予備のメモリセル列１３の置換が行われる。
タ１８は開状態となり、トランジスタ１９のゲートはト
ランジスタ１８を通して接地されるため、メモリセル列
１２はワード線２０によって読み出すことができなくな
る。逆に、抵抗１４の抵抗値が低下するために予備のメ
モリセル列１３が動作状朝になり、不良メモリセル列１
２と予備のメモリセル列１３の置換が行われる。
しかし、これらの方法では、高度なレーザ加工技術が必
要であり、また局部的々高熱により、絶縁膜が損傷を受
ける恐れがある。また、レーザ光または大電流による溶
断を行う場合には、溶断すべきヒユーズの上の絶縁保護
膜を除去しておく必要があり、そのためにＡｔ配線の腐
食や不純物による汚染等によ、？、ＬＳＩ素子の信頼性
が低下する原因となっている。
要であり、また局部的々高熱により、絶縁膜が損傷を受
ける恐れがある。また、レーザ光または大電流による溶
断を行う場合には、溶断すべきヒユーズの上の絶縁保護
膜を除去しておく必要があり、そのためにＡｔ配線の腐
食や不純物による汚染等によ、？、ＬＳＩ素子の信頼性
が低下する原因となっている。
本発明は、上記のような欠点に鑑み、はんだ電極を用い
たフェースダウンボンディングによシ組 、立
てた半導体装置において、簡便で信頼性の高い不良ＬＳ
Ｉチップの救済方法、または回路の変更方法を提供する
ものである。
たフェースダウンボンディングによシ組 、立
てた半導体装置において、簡便で信頼性の高い不良ＬＳ
Ｉチップの救済方法、または回路の変更方法を提供する
ものである。
だを用いて接続、あるいは切断することにより、フェー
スダウンボンディングを行った後に見出された不良ＬＳ
Ｉチップの救済、あるいは回路の変更を行う。本発明の
実施に当っては、前記金属片のみを加熱して接続、切断
を行えばよく、従来方法で必要とされたチップリペアの
ためのＬＳＩチップの加熱、あるいは高度なレーザ加工
技術が不要となる。Ｉ！たヒユーズの溶断を利用する従
来方法では、ヒユーズ上の保護膜を除去する必要があっ
たが、本発明ではこのような保護膜の除去は不要である
。したがって、本発明によれば、簡便で信頼性の高い、
不良ＬＳＩチップの救済、または回路の変更が可能とな
る。
スダウンボンディングを行った後に見出された不良ＬＳ
Ｉチップの救済、あるいは回路の変更を行う。本発明の
実施に当っては、前記金属片のみを加熱して接続、切断
を行えばよく、従来方法で必要とされたチップリペアの
ためのＬＳＩチップの加熱、あるいは高度なレーザ加工
技術が不要となる。Ｉ！たヒユーズの溶断を利用する従
来方法では、ヒユーズ上の保護膜を除去する必要があっ
たが、本発明ではこのような保護膜の除去は不要である
。したがって、本発明によれば、簡便で信頼性の高い、
不良ＬＳＩチップの救済、または回路の変更が可能とな
る。
以下、本発明の実施例を詳細罠説明する。
実施例 １
第２図は、本発明による不良ビット救済回路の一例であ
る。第１図の例に則して言えば、ポリシリコン抵抗１４
．１５の替シに同抵抗の両端に外部接続用電極を設けて
、この間を実装基板内の配線２９と電極を通して接続す
ることによシ、不良メモリーセル列と予備のメモリーセ
ル列の置換を行う。第３図に本実施例による不良ビット
救済を行った、絶縁物基板と集積回路素子の断面模式図
を示す。接続用のビン３６を備えた、多層絶縁物基板３
３に、電極３９１，３９２，３９３，３９４が形成しで
ある。電極３９１，３９２ばはんだ３７．３８によって
集積回路素子３１の電極（第２図の２４．２８に対応す
る）に接続されておυ、また絶縁物基板内の外層配線、
３４によって、電極３９４，３９３にそれぞれ接続され
ている。電極３９３と３９４は金属片３５とはんだによ
って接続する。これによって、第２図の電極２４と２８
の間が短絡される。第３図には示してないが第２図の電
極２５と２８の間も同様な方法で短絡すれば、集積回路
素子３１を第３図のようにフェースダウンボンディング
した後でも、不良ビット救済を行え、不良チップをその
都度卒換する必要がない。
る。第１図の例に則して言えば、ポリシリコン抵抗１４
．１５の替シに同抵抗の両端に外部接続用電極を設けて
、この間を実装基板内の配線２９と電極を通して接続す
ることによシ、不良メモリーセル列と予備のメモリーセ
ル列の置換を行う。第３図に本実施例による不良ビット
救済を行った、絶縁物基板と集積回路素子の断面模式図
を示す。接続用のビン３６を備えた、多層絶縁物基板３
３に、電極３９１，３９２，３９３，３９４が形成しで
ある。電極３９１，３９２ばはんだ３７．３８によって
集積回路素子３１の電極（第２図の２４．２８に対応す
る）に接続されておυ、また絶縁物基板内の外層配線、
３４によって、電極３９４，３９３にそれぞれ接続され
ている。電極３９３と３９４は金属片３５とはんだによ
って接続する。これによって、第２図の電極２４と２８
の間が短絡される。第３図には示してないが第２図の電
極２５と２８の間も同様な方法で短絡すれば、集積回路
素子３１を第３図のようにフェースダウンボンディング
した後でも、不良ビット救済を行え、不良チップをその
都度卒換する必要がない。
実施例 ２
第４図は実施例１において説明をしたビット救済用パッ
ド間を接続する他の実施例を示したものである。４５は
セラミック基板、４６は基板の多）ν 層間線、４４は基板側のはんだ電極である。４３Ｕ電極
間接続用のはんだに濡れ性のよい金属チップで熱伝導用
のスタッド４７を持っている。このスタッドを、加熱装
置４２（４１はヒータ）でつかみ、金属チップをはんだ
が溶融する温度に昇温した後、はんだ電極４４に接触さ
せはんだを溶融して電極間を接続する。金属チップの形
状９寸法を変えれば任意の数のはんだバンプを一時に接
続することができる。また集積回路の他の部分を加熱す
ることもない。
ド間を接続する他の実施例を示したものである。４５は
セラミック基板、４６は基板の多）ν 層間線、４４は基板側のはんだ電極である。４３Ｕ電極
間接続用のはんだに濡れ性のよい金属チップで熱伝導用
のスタッド４７を持っている。このスタッドを、加熱装
置４２（４１はヒータ）でつかみ、金属チップをはんだ
が溶融する温度に昇温した後、はんだ電極４４に接触さ
せはんだを溶融して電極間を接続する。金属チップの形
状９寸法を変えれば任意の数のはんだバンプを一時に接
続することができる。また集積回路の他の部分を加熱す
ることもない。
実施例 ３
実施例２の金属チップの替りにはんだに濡れ性のよい金
属球を用いた実施例を図５に示す。金践球５４は真空チ
ャック５２によって吸着する。真空チャックはヒートフ
ィンガーも兼ねており、ヒータ５３によって金属球５４
をはんだの融点まで昇温する。昇温された金属球をはん
だ電極５５に接触させはんだを溶融して電極間を接続す
る。本方法においては、実施例２におけるスタッドを持
った金属片を形成するよシも、さらに小さな金属球を形
成することが容易にできる。したがって、実施例２に比
べさらに微細な電極間の接続（たとえば、電極間ピッチ
〜１００μｍ）に対しても本発明を実施することができ
る。
属球を用いた実施例を図５に示す。金践球５４は真空チ
ャック５２によって吸着する。真空チャックはヒートフ
ィンガーも兼ねており、ヒータ５３によって金属球５４
をはんだの融点まで昇温する。昇温された金属球をはん
だ電極５５に接触させはんだを溶融して電極間を接続す
る。本方法においては、実施例２におけるスタッドを持
った金属片を形成するよシも、さらに小さな金属球を形
成することが容易にできる。したがって、実施例２に比
べさらに微細な電極間の接続（たとえば、電極間ピッチ
〜１００μｍ）に対しても本発明を実施することができ
る。
第１図は従来のＭＯ８メモＩＪ Ｌ Ｓ Ｉにおける、
不良ビット救済回路図、第２図は第１図と同じ回路を本
発明に適用した時の回路図、第３図は本発明の一実施例
によるビット救済法を実施した場合のＬＳＩおよびセラ
ミック基板の断面概略図、第４図および第５図は同じく
セラミック基板上のビット救済用電極の間を接続する方
法を示す断面概略図である。 １４．１５・・・ポリシリコン抵抗、３６・・・接続用
ビ １ン、３９１〜３９４・・・電極。 代理人 弁理士 薄田利幸 × Ｚ 図 聞 ３ 図 ３・
不良ビット救済回路図、第２図は第１図と同じ回路を本
発明に適用した時の回路図、第３図は本発明の一実施例
によるビット救済法を実施した場合のＬＳＩおよびセラ
ミック基板の断面概略図、第４図および第５図は同じく
セラミック基板上のビット救済用電極の間を接続する方
法を示す断面概略図である。 １４．１５・・・ポリシリコン抵抗、３６・・・接続用
ビ １ン、３９１〜３９４・・・電極。 代理人 弁理士 薄田利幸 × Ｚ 図 聞 ３ 図 ３・
Claims (1)
- １、少なくとも１つの電気回路が形成された半導体基板
を、実装基板にはんだによって接続した半導体装置にお
いて、前記実装基板上で配線の変更を行うことを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9921582A JPS58216450A (ja) | 1982-06-11 | 1982-06-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9921582A JPS58216450A (ja) | 1982-06-11 | 1982-06-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58216450A true JPS58216450A (ja) | 1983-12-16 |
Family
ID=14241427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9921582A Pending JPS58216450A (ja) | 1982-06-11 | 1982-06-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58216450A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05206367A (ja) * | 1991-10-04 | 1993-08-13 | Internatl Business Mach Corp <Ibm> | 直接配分配線システム |
-
1982
- 1982-06-11 JP JP9921582A patent/JPS58216450A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05206367A (ja) * | 1991-10-04 | 1993-08-13 | Internatl Business Mach Corp <Ibm> | 直接配分配線システム |
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