JPS58213344A - Ｍｏｓ集積回路高速乗算装置 - Google Patents
Ｍｏｓ集積回路高速乗算装置Info
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- JPS58213344A JPS58213344A JP58050316A JP5031683A JPS58213344A JP S58213344 A JPS58213344 A JP S58213344A JP 58050316 A JP58050316 A JP 58050316A JP 5031683 A JP5031683 A JP 5031683A JP S58213344 A JPS58213344 A JP S58213344A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/53—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel
- G06F7/5306—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel with row wise addition of partial products
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F2207/3804—Details
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、Ｎビットの２つの２進拾の呆異用のＭＯＳ集
積回路で構成された冒速來算装百に関するものである。
積回路で構成された冒速來算装百に関するものである。
本発明の乗算装置は万ブレマ） ＩＪ ノクスに配電さ
れたＮ２個の要素末蛾器を備え、それらにそれぞれマト
リックスの対応するダＩＩに割当てらｆｌ−だ第１の２
進語の１つのビットとマトリックスの対応する行に割当
てられた第２の２進拾〇１っのビットの部分積を出力し
、要素乗算器と共同動作をして最終の積の２Ｎビツトを
得るために必要なＭ続的な和を生成する要素２進加算セ
ルが設けられ、これらのセルもまた共同動作、をするマ
トリックス中に配置され、それにおいて各セルの出力上
聞じオーダーの部分積を出力する要素乗算器を通って７
） ＩＪノクスの対角線方向に隣接セルの人力部に結合
され、各セルのキャリ出力は前記共同するマ） ＩＪワ
ックス行或は列が最終の檀の最上位ビットを出力するマ
トリックスの出力側に向うような方向で隣接するセルの
入力部に結合されている。
れたＮ２個の要素末蛾器を備え、それらにそれぞれマト
リックスの対応するダＩＩに割当てらｆｌ−だ第１の２
進語の１つのビットとマトリックスの対応する行に割当
てられた第２の２進拾〇１っのビットの部分積を出力し
、要素乗算器と共同動作をして最終の積の２Ｎビツトを
得るために必要なＭ続的な和を生成する要素２進加算セ
ルが設けられ、これらのセルもまた共同動作、をするマ
トリックス中に配置され、それにおいて各セルの出力上
聞じオーダーの部分積を出力する要素乗算器を通って７
） ＩＪノクスの対角線方向に隣接セルの人力部に結合
され、各セルのキャリ出力は前記共同するマ） ＩＪワ
ックス行或は列が最終の檀の最上位ビットを出力するマ
トリックスの出力側に向うような方向で隣接するセルの
入力部に結合されている。
「キャリ・セーブ（ｅａｒｒ７−３ａＶｅ ）加算器」
技術を使…したそのような従来知られている構造は例え
ばＳｈｌｏｍｏＷａｓｅｒ氏の「リアルタイム信号処理
用高速モノリシ、り莱算゛器Ｊ １９７８年１０月ＣＯ
ＭＰＵＴｇＲ第１９頁ないし第２９頁、特に第２１頁に
記載されている。それは本明細誉添付図面第１図に示さ
れ、それは主として次の加算を実行するためキャリオー
バーに対す６併ちを消去するだめの次の段へのキャリの
加算の延期によって特徴づけられている。そのような栴
頂においては乗算速度はキャリ仮借時間に依存する。上
述の型式の非同期Ｘ算器の特性を改番する高速キャリ伝
播を与える工うな２進刀Ｉ（ルは埃在知られている。そ
のようなセルは汐りえは不出願人が１９８１年１１月１
９日＋ｌこ出願したフランス特許出願第８１２１６５６
号明細曹に６Ｃ款されている。こγしらのセルにおいて
キャリ伝播時Ｉ’ａ］は和の発生時間に関しては好°よ
しいものでしる。
技術を使…したそのような従来知られている構造は例え
ばＳｈｌｏｍｏＷａｓｅｒ氏の「リアルタイム信号処理
用高速モノリシ、り莱算゛器Ｊ １９７８年１０月ＣＯ
ＭＰＵＴｇＲ第１９頁ないし第２９頁、特に第２１頁に
記載されている。それは本明細誉添付図面第１図に示さ
れ、それは主として次の加算を実行するためキャリオー
バーに対す６併ちを消去するだめの次の段へのキャリの
加算の延期によって特徴づけられている。そのような栴
頂においては乗算速度はキャリ仮借時間に依存する。上
述の型式の非同期Ｘ算器の特性を改番する高速キャリ伝
播を与える工うな２進刀Ｉ（ルは埃在知られている。そ
のようなセルは汐りえは不出願人が１９８１年１１月１
９日＋ｌこ出願したフランス特許出願第８１２１６５６
号明細曹に６Ｃ款されている。こγしらのセルにおいて
キャリ伝播時Ｉ’ａ］は和の発生時間に関しては好°よ
しいものでしる。
しかしながら、こ、？１．はキャリと和の体倚吋Ｈの同
にアンバランスを生じさせ、もしもこりアンバランスが
キャリを重視して過大計価丁／８なら汀、次に一接する
てルにおいてキャリは昇んに迅速に得られて前のセルか
らの和信号を併たなければならなくなる。したがって龜
速モヤリ伝播の利点は失われる。
にアンバランスを生じさせ、もしもこりアンバランスが
キャリを重視して過大計価丁／８なら汀、次に一接する
てルにおいてキャリは昇んに迅速に得られて前のセルか
らの和信号を併たなければならなくなる。したがって龜
速モヤリ伝播の利点は失われる。
本発明の目的は２進加算セル中で改善されたキャリ伝奇
速度の利点を最大なものとするように和とキャリの伝播
時間の間のバランスが乗算器構造中で再構築されること
によってこの問題を克服することである。
速度の利点を最大なものとするように和とキャリの伝播
時間の間のバランスが乗算器構造中で再構築されること
によってこの問題を克服することである。
本発明によれば、これは最初に説明した型式の乗算器の
構造に２いて、２進加算器が高速キャリ伝播型のもので
あり、前記対角線の方向に加算されるべき中間結果の転
送がｐからｐのセルＶＣ′？′ｌシて行われ、（ｐは１
より犬さい整数）、２進加算セルの前記共同して動作す
るマトリックスは要素乗算器の最初のｐ何またはタリと
共１？ａＪして動作するセルｆ ４１にえておらず、最
下位桁ビットを出力するマトリックスの出力１ｔｌｌｌ
Ｖｌおいてｐ−１タリまたは竹の追加のセルか杖けら
れており、最上位桁ビットを出力するマトリックスの出
力１８１ＩＶこおいてａｐ行またにタリの退扉のセルが
υＦ、られてｈ・す、これら１置方口のセルは最終の木
瓜のビノトヲ生成するため共同して１作するマトリック
スのｐ夕１ｊの隣接する列およびｐ行の隣接する行のセ
ルによって出力される中間結末を集める作用を行なうこ
とによって達成さｉする。
構造に２いて、２進加算器が高速キャリ伝播型のもので
あり、前記対角線の方向に加算されるべき中間結果の転
送がｐからｐのセルＶＣ′？′ｌシて行われ、（ｐは１
より犬さい整数）、２進加算セルの前記共同して動作す
るマトリックスは要素乗算器の最初のｐ何またはタリと
共１？ａＪして動作するセルｆ ４１にえておらず、最
下位桁ビットを出力するマトリックスの出力１ｔｌｌｌ
Ｖｌおいてｐ−１タリまたは竹の追加のセルか杖けら
れており、最上位桁ビットを出力するマトリックスの出
力１８１ＩＶこおいてａｐ行またにタリの退扉のセルが
υＦ、られてｈ・す、これら１置方口のセルは最終の木
瓜のビノトヲ生成するため共同して１作するマトリック
スのｐ夕１ｊの隣接する列およびｐ行の隣接する行のセ
ルによって出力される中間結末を集める作用を行なうこ
とによって達成さｉする。
本発明の別の特徴によれは２進セルにぞれらの札倍カ発
生時ｈ］がそれらのチーり伝播時間の略々９倍以上でめ
るような筒迷梗千イリ体恰型のもので構成でれる。
生時ｈ］がそれらのチーり伝播時間の略々９倍以上でめ
るような筒迷梗千イリ体恰型のもので構成でれる。
本発明のその他り特叡ｖ′！、巧下の実施し・」Ｇこよ
る詳細な絖明ンこよりさらに明らかにされよう。
る詳細な絖明ンこよりさらに明らかにされよう。
以下添付図面を参照に実施しＩｊで説明する。
第１図は上述のＳｈｌｏｍｏ Ｗａｓｅｒ氏の文献に示
された［キャリ・セーブ（ｃａｒｒｙ−ｓａｖｅ ）
ｊｍ、ｉによる８×ｂ しＸ７・およびＹｏｌいしＹ７を言む２個の８ビツト２
進語の乗具ｒ何なうことができる。方庇７１リノクスＩ
ＦＫ配軍ざｎた谷×配号は例えはアンドダートである２
００或Ｂ２０１の工うな袈素乗算器を表わし、それらは
乗算器が位置するダ１１（例えば乗算器２θＯに対して
はＸ２）に泡え、ずる第１の粕のビットと乗算器が位置
する行（例えば乗算器２００に対してはＹｏ）に対応す
る第２の語のビットの部分積を形成する。８×８乗算器
構造はまた共同して動作するマトリックスとして配列さ
れ、最終積のピッ）ＰＯないしＰＩ３を得るために要求
される部分和を生成する２θ２或は２０３のような２進
加算セルを備えている。２０３のような８角形記号で示
されるセルは２個の入力と２個の出力、すなわち下方に
向うキャＩＪ ｒおよび斜め横への和Ｓを有するセルで
ある。２θ２のような正方形記号で示ぎれたセルは３イ
固の人力部を有するセルであり、その１つは先行するセ
ルからキャリを受け、さらにこのセルは前のセル中に設
けられたような２個の出力部、すなわち和とキャリを備
えている。×を囲むセル（正号形、８角形記号）は局部
的要素乗Ｗ器によって発生された部分積を１つの入力部
が受けるセルである。第１図の全てのセルはこのカテゴ
リーに属するが以下説明する別の図面では必ずしも同じ
ではない。
された［キャリ・セーブ（ｃａｒｒｙ−ｓａｖｅ ）
ｊｍ、ｉによる８×ｂ しＸ７・およびＹｏｌいしＹ７を言む２個の８ビツト２
進語の乗具ｒ何なうことができる。方庇７１リノクスＩ
ＦＫ配軍ざｎた谷×配号は例えはアンドダートである２
００或Ｂ２０１の工うな袈素乗算器を表わし、それらは
乗算器が位置するダ１１（例えば乗算器２θＯに対して
はＸ２）に泡え、ずる第１の粕のビットと乗算器が位置
する行（例えば乗算器２００に対してはＹｏ）に対応す
る第２の語のビットの部分積を形成する。８×８乗算器
構造はまた共同して動作するマトリックスとして配列さ
れ、最終積のピッ）ＰＯないしＰＩ３を得るために要求
される部分和を生成する２θ２或は２０３のような２進
加算セルを備えている。２０３のような８角形記号で示
されるセルは２個の入力と２個の出力、すなわち下方に
向うキャＩＪ ｒおよび斜め横への和Ｓを有するセルで
ある。２θ２のような正方形記号で示ぎれたセルは３イ
固の人力部を有するセルであり、その１つは先行するセ
ルからキャリを受け、さらにこのセルは前のセル中に設
けられたような２個の出力部、すなわち和とキャリを備
えている。×を囲むセル（正号形、８角形記号）は局部
的要素乗Ｗ器によって発生された部分積を１つの入力部
が受けるセルである。第１図の全てのセルはこのカテゴ
リーに属するが以下説明する別の図面では必ずしも同じ
ではない。
セルにより生成された全てのオ目は同じオ、−ダーの部
分積を生成する要素乗算器を通ってマトリックスの斜め
方向に同じオーダーの瞬接セルの人力部に送られること
が始められる。キャリは最終積（Ｐ８ないしＰＩ３）の
最上位悄ビットを生成するマトリックスの出力側に回っ
て垂直に伝達される。マトリックスの底部の出力部にお
いて、一方はセルの最後の段からのキャリからなり、他
方は同じ段の和である２つのオペランドが得らｆる。最
後の加算は２θ４のような「キャリ・ルック・アヘッド
Ｃｃａｒｒｙ Ｉｏｏｋ−ａｈｅａｄ ）型」の加算器
により一知の方法で行なわれる。
分積を生成する要素乗算器を通ってマトリックスの斜め
方向に同じオーダーの瞬接セルの人力部に送られること
が始められる。キャリは最終積（Ｐ８ないしＰＩ３）の
最上位悄ビットを生成するマトリックスの出力側に回っ
て垂直に伝達される。マトリックスの底部の出力部にお
いて、一方はセルの最後の段からのキャリからなり、他
方は同じ段の和である２つのオペランドが得らｆる。最
後の加算は２θ４のような「キャリ・ルック・アヘッド
Ｃｃａｒｒｙ Ｉｏｏｋ−ａｈｅａｄ ）型」の加算器
により一知の方法で行なわれる。
図から明らかなように末真運度にそのような横這では主
としてキャリ恒恰時１旬Ｖこより叉目りきれる。さらに
キャリ・ルック・アヘッド加算器は語長が数ビットを越
えると非常に複雑で尚歯になる。
としてキャリ恒恰時１旬Ｖこより叉目りきれる。さらに
キャリ・ルック・アヘッド加算器は語長が数ビットを越
えると非常に複雑で尚歯になる。
本発明に前述のフランス特許出願第８１２１６５６号明
細書中に記載したこうを高速キャリセルを゛使用し、札
の発生時間の比較的長いことによって乗算器の特性音（
ｉＪ等損なうことなくそれらの最大の効果を得るように
したものである。さらに本発明はキャリ・ルック・アヘ
ッド加算器の使用ヲ避けるようにしたものである。
細書中に記載したこうを高速キャリセルを゛使用し、札
の発生時間の比較的長いことによって乗算器の特性音（
ｉＪ等損なうことなくそれらの最大の効果を得るように
したものである。さらに本発明はキャリ・ルック・アヘ
ッド加算器の使用ヲ避けるようにしたものである。
第２図ないし第５図にこのような原理に基いた１６Ｘ］
６乗算話の構成を示す。これら４つの凶は明瞭にするた
めに別の図面で同じ構成に２ける種々の接続を示すもの
である。これらの図において２００或は２０１のような
×で記号化された要素乗算器はナンドケ゛−トでるり、
７１応する夕１ｊのビットＸと対応する行のピッ）Ｙｋ
受ける。第１の語のビットＸｏないしＸＩ５は夕１１番
号Ｏないし１５の列にそれそ力供帽され、第２の話のビ
ア）ＭＯないしＹ ｌ ３け行査号Ｏないし１５の行に
そ眉、ぞれ供給される。
６乗算話の構成を示す。これら４つの凶は明瞭にするた
めに別の図面で同じ構成に２ける種々の接続を示すもの
である。これらの図において２００或は２０１のような
×で記号化された要素乗算器はナンドケ゛−トでるり、
７１応する夕１ｊのビットＸと対応する行のピッ）Ｙｋ
受ける。第１の語のビットＸｏないしＸＩ５は夕１１番
号Ｏないし１５の列にそれそ力供帽され、第２の話のビ
ア）ＭＯないしＹ ｌ ３け行査号Ｏないし１５の行に
そ眉、ぞれ供給される。
ざらに末１１丁４つの異なった様式の００算セルすなわ
ち万Ｊ移記号のＣＩ、日形耐１号のＣ２、下Ｈｉｉｌ
ｉ（キャリの反転を烙示する小ざい丸を付したｉ形記号
のＣ２′、６角形記号のＣ３の谷セルめ共同して動作す
るマトリックスを備えている。
ち万Ｊ移記号のＣＩ、日形耐１号のＣ２、下Ｈｉｉｌ
ｉ（キャリの反転を烙示する小ざい丸を付したｉ形記号
のＣ２′、６角形記号のＣ３の谷セルめ共同して動作す
るマトリックスを備えている。
これらのセルは以下説明するように最後の行７≧
１８を除いて今うて前述した斜め下方向で底部の方向に
向って出力を出す和出力部と底部の方向に向って垂直に
示されたキャリ出力部とを刹している。
向って出力を出す和出力部と底部の方向に向って垂直に
示されたキャリ出力部とを刹している。
対角線方向（和の伝播方向）においては、中間的な計算
結果は１つのセルから久の３曾目のセルに転送される（
第３図ないし第５図多照）０すなわち、要素乗算器マト
リックスの最タノの３行（０，１，２）および最初の３
りＩＩ （１５。
結果は１つのセルから久の３曾目のセルに転送される（
第３図ないし第５図多照）０すなわち、要素乗算器マト
リックスの最タノの３行（０，１，２）および最初の３
りＩＩ （１５。
１４．１３）は２進加算セルの共同動作マトリックスに
おいて共通して動作するセル’＜Ｗしていない。この共
同動作マトリックスは列Ｏないし２および行１３ないし
１５のセルから米るり間結果を集める「樋（ｔｒｏｕｇ
ｈ ） Ｊによって最終積ＰＯないしＰ３１のビットｆ
：形成を生成する。
おいて共通して動作するセル’＜Ｗしていない。この共
同動作マトリックスは列Ｏないし２および行１３ないし
１５のセルから米るり間結果を集める「樋（ｔｒｏｕｇ
ｈ ） Ｊによって最終積ＰＯないしＰ３１のビットｆ
：形成を生成する。
この「樋」は追加したセルの２つのダリ−１゜−２υよ
び３つの行］６ないし１８からな０゜これら追加のセル
は局部的要素乗算器と共同頓）、作しない。
び３つの行］６ないし１８からな０゜これら追加のセル
は局部的要素乗算器と共同頓）、作しない。
乗算器の構造ならひに動作全詳細に説明する前に各型式
のセルの設計について説明しなければならない。全ての
セルは補数形式Ｓで和を供給する。他方キヤＩＪ ｉセ
ルの型式によって成る時に真Ｗ、 Ｒ，で９、成る時は
補数値Ｒ３である。
のセルの設計について説明しなければならない。全ての
セルは補数形式Ｓで和を供給する。他方キヤＩＪ ｉセ
ルの型式によって成る時に真Ｗ、 Ｒ，で９、成る時は
補数値Ｒ３である。
方形記号のＣノの型式のセルは第６図に示されている。
これらは補数値Ａ、Ｂｉよび先行するセルからのキャリ
の真値Ｒｅｋ受ける３つの入力端子を有する。図示のセ
ルに対して補数１直Ａはピノ）Ｘ、％−よひＹの部分積
を生成するナンドデートからなる局部要素來算器から得
られる。
の真値Ｒｅｋ受ける３つの入力端子を有する。図示のセ
ルに対して補数１直Ａはピノ）Ｘ、％−よひＹの部分積
を生成するナンドデートからなる局部要素來算器から得
られる。
このナンドデートは抵抗として紹組さＶ−だＭＯＳトラ
ンジスタ１２２と直夕＋ｊＶＣ接続さｆた！ＶＩＯ８ト
ランジスタ１１０およびＩＩＩを備えている。
ンジスタ１２２と直夕＋ｊＶＣ接続さｆた！ＶＩＯ８ト
ランジスタ１１０およびＩＩＩを備えている。
このセルにすて（・でフランス特許出頼芙８１２１６５
６１１ 号明細書中（第１２図）に記載されている。それは変数
ＭおよびＭを計算する中間セルを含んでいる。ここでＭ
は変数ＡおよびＢの排他的オア製１作の結果の出力でり
る。この中間計算セルはＭＯＳ ）ランソスタ１１２な
いし１１５、抵抗結線されたＭＯＳ ）ランノスタ１２
３２よひ１２４、ならびにインバータ１２５より構成さ
ｎている。
６１１ 号明細書中（第１２図）に記載されている。それは変数
ＭおよびＭを計算する中間セルを含んでいる。ここでＭ
は変数ＡおよびＢの排他的オア製１作の結果の出力でり
る。この中間計算セルはＭＯＳ ）ランソスタ１１２な
いし１１５、抵抗結線されたＭＯＳ ）ランノスタ１２
３２よひ１２４、ならびにインバータ１２５より構成さ
ｎている。
デカ、ｆリングセル（１１６，１１７）はに数Ｍが０レ
ベルにある時に値ＡをＭＯＳ トランジスタ１１８を経
てキャリ出力部Ｒ３に送るためＱこ使用され、一方出力
部Ｒ３は変数ＭがレベルｌＶこある時にインバータ１２
６によって反転された人力部Ｒｅからのキャリ’１Ｍ０
Ｓトランジスタ１１９を介して受ける。補数値の和Ｓは
〜ｆＯＳトラノノスタ１２θ、１２ノおよびインバータ
１２７によりＲｅおよびＲｅの愼から侍られる。それ故
Ｃノセルは和およびキヤＩＪ を補数形式で出力する。
ベルにある時に値ＡをＭＯＳ トランジスタ１１８を経
てキャリ出力部Ｒ３に送るためＱこ使用され、一方出力
部Ｒ３は変数ＭがレベルｌＶこある時にインバータ１２
６によって反転された人力部Ｒｅからのキャリ’１Ｍ０
Ｓトランジスタ１１９を介して受ける。補数値の和Ｓは
〜ｆＯＳトラノノスタ１２θ、１２ノおよびインバータ
１２７によりＲｅおよびＲｅの愼から侍られる。それ故
Ｃノセルは和およびキヤＩＪ を補数形式で出力する。
第７図は円記号で示されるＣ２の型式のセルを示す。こ
のセルは＋１１１数値変数Ａ、Ｂおまひ先行するセルか
らの補数値キャリＲｅを受ける３１＠の入力部を有する
。それは補数値和出力Ｓおよび真値キャリ出力Ｒ３を出
力する。第６図とロ一部分には同一符号が使用されてい
る。第６図のものとの相違はデカゾゾリングセル１１６
゜１１７の接地と寅源ＶＤＤの接続が真値Ａをζランノ
スタ１１Ｂに出力するように反転されていることと、ト
ランジスタ１２０および１２１がれていることたけであ
る。
のセルは＋１１１数値変数Ａ、Ｂおまひ先行するセルか
らの補数値キャリＲｅを受ける３１＠の入力部を有する
。それは補数値和出力Ｓおよび真値キャリ出力Ｒ３を出
力する。第６図とロ一部分には同一符号が使用されてい
る。第６図のものとの相違はデカゾゾリングセル１１６
゜１１７の接地と寅源ＶＤＤの接続が真値Ａをζランノ
スタ１１Ｂに出力するように反転されていることと、ト
ランジスタ１２０および１２１がれていることたけであ
る。
眞８１！”ｌはＮ形犯号の下に小きい丸が付された記号
で示されているＣ２′の型式のセルｒ示了。
で示されているＣ２′の型式のセルｒ示了。
これはＣ２の型式のセルをチャリ出力部にインパ〜り１
２８ｆｊ旦刀口して髪形したものである。
２８ｆｊ旦刀口して髪形したものである。
このセルは局部欠素莱纂器と共同動作をしないから第７
図に嘔Ｑするナンドデー） １１０，１１１゜１２２は
味かれている。このセルＣ２′は３つの入力部Ａ ＋
Ｂ ＋ Ｒ６と２つの出力部１（、、Ｓご有している。
図に嘔Ｑするナンドデー） １１０，１１１゜１２２は
味かれている。このセルＣ２′は３つの入力部Ａ ＋
Ｂ ＋ Ｒ６と２つの出力部１（、、Ｓご有している。
メ
最後に４１９図は６角ルうニー、号でボさｎたＣ３ｃつ
姑弐のセルを示す。このセルは例数値変数Ａあ゛よびＢ
を受ける２つの入力部と１・１１］数１直和Ｓ寂よび真
値キャリＲ３を出力する２つの出方部を有しでいる。こ
のセルは勤１＠点と抵抗として％伏されｌ鵜が１１こ：
ｉｆ？σｎたＭＯＳトランジスタ１３５の他端との同に
並列に虹謙さ’ｉ’１． ；ｔ ２亡のＭＯＳトランジ
スタ１３０，１３１ｆ含んでいる。
姑弐のセルを示す。このセルは例数値変数Ａあ゛よびＢ
を受ける２つの入力部と１・１１］数１直和Ｓ寂よび真
値キャリＲ３を出力する２つの出方部を有しでいる。こ
のセルは勤１＠点と抵抗として％伏されｌ鵜が１１こ：
ｉｆ？σｎたＭＯＳトランジスタ１３５の他端との同に
並列に虹謙さ’ｉ’１． ；ｔ ２亡のＭＯＳトランジ
スタ１３０，１３１ｆ含んでいる。
これらの〜ｆＯＳトランジスタ１３０る・よびｌ 、３
１はそれぞれ変数Ａ２よびＢによって制狗さｒ６、キャ
リ出力Ｒ８はトランジスタ１３０．１３１と抵抗として
接続されたＭＯＳ ）ランノスタ１３５との間の接続部
から取出さｎる。＠数値札Ｓは抵抗として接続され、電
源ｖＤＤに接続されたＭＯＳトランジスタ１３６と接地
点との同に並列に配置されたトランジスタ１３３ 、１
３４の直列接続とトランジスタ１３２により寺っｎ、こ
の補数値、ｔ［］ｓはトランジスタ１３２〜１３４とト
ランジスタ１３６との接続点に接続さｎたインバータ１
３７を経て併ることかできる。トランジスタ１３２は出
力子ヤリＲ３によって制＠］され、トランジスタ１３３
２よひ１３４はそれぞれ変数Ｂ 、ＡＫより市ｉｌｌで
ｎる。
１はそれぞれ変数Ａ２よびＢによって制狗さｒ６、キャ
リ出力Ｒ８はトランジスタ１３０．１３１と抵抗として
接続されたＭＯＳ ）ランノスタ１３５との間の接続部
から取出さｎる。＠数値札Ｓは抵抗として接続され、電
源ｖＤＤに接続されたＭＯＳトランジスタ１３６と接地
点との同に並列に配置されたトランジスタ１３３ 、１
３４の直列接続とトランジスタ１３２により寺っｎ、こ
の補数値、ｔ［］ｓはトランジスタ１３２〜１３４とト
ランジスタ１３６との接続点に接続さｎたインバータ１
３７を経て併ることかできる。トランジスタ１３２は出
力子ヤリＲ３によって制＠］され、トランジスタ１３３
２よひ１３４はそれぞれ変数Ｂ 、ＡＫより市ｉｌｌで
ｎる。
説明を第２図ないし第５図に戻すと、補数１直Ｓを出力
する全てのセルのｌ０出力部は富に少なくとも２個の補
数値変数人力部を有する他のセルに転送することができ
る。キャリ出力部と入力部だけが真値と補数値との百で
交互に変化する。これが第２図に示すセル間のそヤリの
伝播の場合で夕）る。２つの甲の１つの竹のセルは真イ
直キャリ人力都と補数値キャリ出力部とを茗するセルか
らな９、セルの２つの甲の１つの行のセルに補数１直キ
ャリ入力部と真１′直キャリ出力部とを再する。たたし
例外こして最後の何０）１つ前の行１７は１−樋」の一
部でめ９、惰奴１区キヤ；昏 りを出力し、キャリが行に楢って最下位桁ビットの方同
伝僧する最後の行１８はＣノセルとＣ２セルの父互装置
で徳５ｙ、をｎている。対角様方向に嘔けるマトリック
スの頂点暫ご位置丁めセル５・＝２個の人力部と珂する
Ｃ３型式Ｃフでルでりり、その和出力部は厳終槓Ｇ）ビ
ットＰ１６勿出力する。最後に、共同ｑｂ ｔ’ｔする
マドｉ）ノクスの第１の行３ば２個の、−ＬＩｉ淑１直
入力部を有するＣ３型式のセルの行である。谷でルＶこ
２ける２１向の離数１・５人力部り存在は要素乗算器に
対してナンドケ゛−トのみの１ｇ′ｉ用を可能にし、し
たがっ１他の場合には共同動作のために必要なインバー
タを除くことができる。さらにキャリの真値と補数値の
交互の使用はキャリが伝送されるインバータの数を最小
のものに減少させ、その伝Ｎｍ度を増力口させる。
する全てのセルのｌ０出力部は富に少なくとも２個の補
数値変数人力部を有する他のセルに転送することができ
る。キャリ出力部と入力部だけが真値と補数値との百で
交互に変化する。これが第２図に示すセル間のそヤリの
伝播の場合で夕）る。２つの甲の１つの竹のセルは真イ
直キャリ人力都と補数値キャリ出力部とを茗するセルか
らな９、セルの２つの甲の１つの行のセルに補数１直キ
ャリ入力部と真１′直キャリ出力部とを再する。たたし
例外こして最後の何０）１つ前の行１７は１−樋」の一
部でめ９、惰奴１区キヤ；昏 りを出力し、キャリが行に楢って最下位桁ビットの方同
伝僧する最後の行１８はＣノセルとＣ２セルの父互装置
で徳５ｙ、をｎている。対角様方向に嘔けるマトリック
スの頂点暫ご位置丁めセル５・＝２個の人力部と珂する
Ｃ３型式Ｃフでルでりり、その和出力部は厳終槓Ｇ）ビ
ットＰ１６勿出力する。最後に、共同ｑｂ ｔ’ｔする
マドｉ）ノクスの第１の行３ば２個の、−ＬＩｉ淑１直
入力部を有するＣ３型式のセルの行である。谷でルＶこ
２ける２１向の離数１・５人力部り存在は要素乗算器に
対してナンドケ゛−トのみの１ｇ′ｉ用を可能にし、し
たがっ１他の場合には共同動作のために必要なインバー
タを除くことができる。さらにキャリの真値と補数値の
交互の使用はキャリが伝送されるインバータの数を最小
のものに減少させ、その伝Ｎｍ度を増力口させる。
第３図、第４図お二ひ第５図は丁でＱ′（示した対角線
に平行にれの仮着方向で何０ 、３ 、６−。
に平行にれの仮着方向で何０ 、３ 、６−。
行］、 、 ４ 、７・・・、および行２，５．８・・
・（ｌごヌゴするそれぞれの接続を示す。
・（ｌごヌゴするそれぞれの接続を示す。
以上本弁明を３番目のセル毎の間で転送される１ ６Ｘ
１６の乗算器の陶合の美＃８りｉＪＶこついて駈、明し
た。この場合に２進加算セルＣＩ、 Ｃ２゜Ｃ２’ 、
ｅ ３は和発生時間の約３分の１以下のＩＬ：播時間
であることが好ましい。しかしなから２Ｘ２さらに一般
的にはｐｘｐの飛躍はＮビット語の乗算に対して予想で
きる。数Ｎに乗諷器の動作を最良にするための数Ｎおよ
び２進７．ｌｉＩ算セルの関数として選択される。ｐＸ
Ｉ）の荒地の場合に１−樋」は最下位桁ビットが出力さ
！しるセルマドＩＪ ｌクスのＩｌｌにおいてｐ−１列
を含み、最上位桁ビットが出力されるマトリックスの側
においてｐ行のセルを含み、最後の行は交互のセルの行
であり、最後の前の行は上述の実施例のようにや数１直
キャリを出力する。
１６の乗算器の陶合の美＃８りｉＪＶこついて駈、明し
た。この場合に２進加算セルＣＩ、 Ｃ２゜Ｃ２’ 、
ｅ ３は和発生時間の約３分の１以下のＩＬ：播時間
であることが好ましい。しかしなから２Ｘ２さらに一般
的にはｐｘｐの飛躍はＮビット語の乗算に対して予想で
きる。数Ｎに乗諷器の動作を最良にするための数Ｎおよ
び２進７．ｌｉＩ算セルの関数として選択される。ｐＸ
Ｉ）の荒地の場合に１−樋」は最下位桁ビットが出力さ
！しるセルマドＩＪ ｌクスのＩｌｌにおいてｐ−１列
を含み、最上位桁ビットが出力されるマトリックスの側
においてｐ行のセルを含み、最後の行は交互のセルの行
であり、最後の前の行は上述の実施例のようにや数１直
キャリを出力する。
さらに本発明の原理、特にｐｘｐの飛躍は「キャリ・セ
ーブ」型の乗算器の構成を参照に祝明さｎた。しかしそ
れらは他の構成全便用する乗算器の場合、汐１ｊえばＷ
ａｌｌａｃｅ樹状構這或はＢｏｏｔｈアルゴリズムに基
いた場合に適用できることは明白である。
ーブ」型の乗算器の構成を参照に祝明さｎた。しかしそ
れらは他の構成全便用する乗算器の場合、汐１ｊえばＷ
ａｌｌａｃｅ樹状構這或はＢｏｏｔｈアルゴリズムに基
いた場合に適用できることは明白である。
−したがって、不発明は実施クリに記載避汎だものＶＣ
限定さｆるものではなく、不発明の稜術的朝囲に含まれ
るべき多数の変形変史刀Δ予伸、できる。
限定さｆるものではなく、不発明の稜術的朝囲に含まれ
るべき多数の変形変史刀Δ予伸、できる。
第１図は８×８末算装置の構成を示し、第２図乃至祇５
図は本弁明の１実施例の１６Ｘ１６乗１１の棟々の接続
状態を示す。第６図乃至巣９図は第２図カギ第５図の末
算装置甲で便用さ汎ている２進ルＪ算セルのブロック図
である。 ｃｚ、ｃｚ、ｃ２’、Ｃ３・・２進猟算セル、１２５
、１２６ 、１２７’ 、 １３７・・イン／ぐ一タ、
２θ０，２θノ・・・要素乗算器っ 出願人代理人 弁理士 邦 江 武 彦ａｍの浄書（
内容に変更なし） Ｆｉｇ、３ １ 事件の表示 科：ψ貝ヒ８５８−５０３１６ 号 ２、発明の名称 Ｍ ＯＳ巣噛回路高運乗鼻装置 ３、補正をする者 インコーンデレーテラ１ 氏名 （５８４７） 弁理士 鈴 江 武 彦
−Ｉ甲［ビ命餐の日？汀 Ｏ・ 区間の浄書（内容に変更なし）
図は本弁明の１実施例の１６Ｘ１６乗１１の棟々の接続
状態を示す。第６図乃至巣９図は第２図カギ第５図の末
算装置甲で便用さ汎ている２進ルＪ算セルのブロック図
である。 ｃｚ、ｃｚ、ｃ２’、Ｃ３・・２進猟算セル、１２５
、１２６ 、１２７’ 、 １３７・・イン／ぐ一タ、
２θ０，２θノ・・・要素乗算器っ 出願人代理人 弁理士 邦 江 武 彦ａｍの浄書（
内容に変更なし） Ｆｉｇ、３ １ 事件の表示 科：ψ貝ヒ８５８−５０３１６ 号 ２、発明の名称 Ｍ ＯＳ巣噛回路高運乗鼻装置 ３、補正をする者 インコーンデレーテラ１ 氏名 （５８４７） 弁理士 鈴 江 武 彦
−Ｉ甲［ビ命餐の日？汀 Ｏ・ 区間の浄書（内容に変更なし）
Claims (5)
- （１） 方形マｌ−、ｌＪソクスに配置されたＮ個の
要素乗算器を具備し、それら要素乗算器はそれぞれマト
リックスの対応する列に割当てられた第１の２進語のビ
ットとマトリックスの対応する何に割当てられた祇２の
２進胎のビットとの部分ＰＲ￥出力し、要素乗算器と共
同して動作し最終の墳の２Ｎピツトをｌ詳るために必要
な連続する札を生成する安素２進カロ瑳セルρ；設けら
れ、これらのセルも只同ｒ作金するマトリックスとして
配置され、このマトリックスにおいて各セルの和出力は
同じオーダーの部分、潰會出力する景紫宋鼻器テ含って
マドＩＪ ノクスの対角線の方向に隣接するセルの入力
部に結合され、各セルのキャリ出力は＝ｆ：ｍの最上位
桁ビットを出力する後者のマトリックスの出力仙１に向
って前記共同動作をするマトリックスの行または列の方
向に隣接するセルの入力部に結合されている２つのＮビ
ットの２進胎の乗算を行なうＭＯ８巣積回路構造の開速
度乗算装置において、 ２進方口算セル（Ｃ１，Ｃ２，Ｃ２’、Ｃ３）（ｉ高速
キャリ伝播型のものであり、前記対角線の方向に加鼻ざ
ｎるべき中間結果の転送はｐからｐのセルに対して行わ
れ、（ｐＶｉｌより大きい整数）、２進卯其セルの＠記
共同して動１・「するマトリックスは要素乗算器（２ｏ
ｏ、２ｏｉ ）の最初のｐ行（０，１，２）ａよびｐ列
（１５゜１４．１３．）と共同して動作するセルを備え
ておらず、最下位桁ビット全出力するマドｉ）ノクスの
出力ｇｉｉｌ ｖ″Ｃおいてｐ−１夕１（−１，−２）
または竹の追加のセルｒ設げられて２す、最上位桁ビラ
トラ出力するマトリックスの山刃１１１１１１に２いて
はｐ行（１６，１７，１ｓ）または夕ＩＪの追加のセル
′ｆｃ設けられており、前記追加のセルは最終の積のビ
ット？生成するために共同して動作するマトリックスの
ｐ列の隣接する列２よひｐ行の隣接する行のセルによっ
て出力される千間結果を集める作用を行なうことを特徴
とする集積回路高速乗算装置。 - （２） 前記２進加算セル（Ｃ１，Ｃ２，Ｃ２’。 ＣＪ）はそれらの和信号（Ｓ）発生時間がそヤＩＪ （
Ｒ，、’Ｒｓ）の伝播時間の略々ｐ倍以上であるような
高速キ、 ＩＪ伝播型のものである特許請求の範囲第１
項記載の乗算装置。 - （３） 前記２進加算セル（Ｃ１，Ｃ２，Ｃ２’。 Ｃ３）がキャリが垂直に伝播するマトリックスの側の最
初の行（３）または列のセルラ泳いてびキャリの２１固
の出力部（Ｓ 、 ＲｓまたはＲ８）を備え、前記最初
の行（３）ｊたけ列のセル（Ｃ３）の入力部は２個だけ
（Ａ、Ｂ）であり、最終の積の最上位桁のビット全出力
するマトリックスの側の追加のセルの最後の行（１８）
または列においては各セルのキャリ出力は最上位桁ビッ
トの方向のこの最後の行のに接するセルの入力部に結合
され、前記有角ｉｌ＃におけるマド帰 リノクスの角に位置するこの最後の行のセルは２人力、
２出力セル（Ｃ３）であり、その和出力部から最終の積
のＮ＋１番目のビット（Ｒ１６）が出力されることを特
徴とする特ｒ＋請求の範囲第１項記載の乗Ｘ装置。 - （４）各要素乗算器にｚｏｏ、２ｏｌ）は対応する部分
積（ｘｙ）の補数（Ａ）Ｔｈ出力するナンドケ”−）Ｃ
１１０，１１１，１２２）よりなり、２進加算セル（、
ＣＩ 、Ｃ２，Ｃ２’、Ｃ３）はその和出力部に和（Ｓ
）の補数を出力する如く構成され、直交する２方向のキ
ャリ伝播方向に孤がるマ） ｌ）ックスの２進加算セル
の行（または列）は、全て補数形式の入力変数からそれ
らのキャリ出力部にキャリの真値（Ｒ３）を出力するセ
ル（Ｃ２，Ｃ３）の行（３，５，７，９゜１１．１３．
１５）と、２イ固の補数承式の入力変数および先行する
セルのキャリの真値からそれらの出力部にキャリの補数
値（Ｒｓ）ｖ出力するセル（Ｃ））の行（４，６，８，
１０，１２゜１４．１６）とが交互に配列さｎて構成で
れ、最初の行（３）のセルは入力部に２個の補数値（Ａ
、Ｂ）を受ける２人力型のセル（Ｃ３）で助り、最後の
前の行（１７）のセルは出力部にＡヤリの補数値を出力
するセル（Ｃ、？’ ）であり、最後の行（１８）のセ
ルはキャリの真１直を出力するセル（Ｃ２）と補数１直
を出力するセル（Ｃ））とか交互に配慮されていること
を特徴とする符「１詩求のＫＨ第３項記載の乗算装置。 - （５）２人力２進加算セル（Ｃ３）は、並列に長続され
、抵抗として接続され電源（ｖＤＤ）にせ、吠された１
ＶＩＯＳトランノスタＣ１３５）と従ｍ１１との間に接
続された２個のＭＯＳ ）ランノスタ（１３０，１３１
）を具備し、そノセル（Ｃ３）Ｑ゛−・キャリ出力端子
（Ｒ３）はこれら並列のＭＯＳ ）フンノスタ（１３θ
、ｔ３ｘ、’）とＭＯＳ トランソンタ（１，３５）と
の接続点から引き出てれ、並々１１のＭＯＳ トランジ
スタ（１３ｏ、１３１）はそｔｌぞれ補数形式の入力変
数（Ａ、Ｂ）により制情１１され、そのセル（Ｃ″りに
さらに接地点と抵抗として徽伏され１端が電源（ＶＤＤ
）に做絖されたＭＯＳ ｌ−ランノスタ（Ｚ Ｎ６）の
他端との同に、キャリ出力（Ｒ８）によって制御さ扛る
！ＶＩＯＳトランジスタ（１３２）と、直列に接続され
それぞれ補数形式の入力変数（Ａ、Ｓ）によって制−ｊ
される２個のＭＯＳ トランジスタ（７３３゜１３４）
とが並列に接続され、補数形式の不ロ呂力（Ｓ）は前記
抵抗接続されたΔ＋ｏｓトランノス１（１３６）の電源
と接続されていない１−Ｆｊ！＋ ７）端子からインバ
ータ（１３７）ｆ介して椴出てれていることを特徴とす
る特許請求の範囲第４項記載の乗算装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8205083 | 1982-03-25 | ||
| FR8205083A FR2524175A1 (fr) | 1982-03-25 | 1982-03-25 | Structure de multiplieur rapide en circuit integre mos |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58213344A true JPS58213344A (ja) | 1983-12-12 |
Family
ID=9272381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58050316A Pending JPS58213344A (ja) | 1982-03-25 | 1983-03-25 | Ｍｏｓ集積回路高速乗算装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4571701A (ja) |
| EP (1) | EP0090298B1 (ja) |
| JP (1) | JPS58213344A (ja) |
| BE (1) | BE896262A (ja) |
| DE (1) | DE3365790D1 (ja) |
| ES (1) | ES520966A0 (ja) |
| FR (1) | FR2524175A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03116326A (ja) * | 1989-06-28 | 1991-05-17 | Digital Equip Corp <Dec> | 高速並列乗算器回路 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4575812A (en) * | 1984-05-31 | 1986-03-11 | Motorola, Inc. | X×Y Bit array multiplier/accumulator circuit |
| JPS61114338A (ja) * | 1984-11-09 | 1986-06-02 | Hitachi Ltd | 乗算器 |
| US4887233A (en) * | 1986-03-31 | 1989-12-12 | American Telephone And Telegraph Company, At&T Bell Laboratories | Pipeline arithmetic adder and multiplier |
| US4768161A (en) * | 1986-11-14 | 1988-08-30 | International Business Machines Corporation | Digital binary array multipliers using inverting full adders |
| US4841468A (en) * | 1987-03-20 | 1989-06-20 | Bipolar Integrated Technology, Inc. | High-speed digital multiplier architecture |
| US4839848A (en) * | 1987-09-14 | 1989-06-13 | Unisys Corporation | Fast multiplier circuit incorporating parallel arrays of two-bit and three-bit adders |
| US4972362A (en) * | 1988-06-17 | 1990-11-20 | Bipolar Integrated Technology, Inc. | Method and apparatus for implementing binary multiplication using booth type multiplication |
| KR920006323B1 (ko) * | 1990-05-31 | 1992-08-03 | 삼성전자 주식회사 | 스킵(Skip)배열과 수정형 월리스(Wallace)트리를 사용하는 병렬 승산기 |
| US6584483B1 (en) * | 1999-12-30 | 2003-06-24 | Intel Corporation | System and method for efficient hardware implementation of a perfect precision blending function |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1076186A (en) * | 1962-11-01 | 1967-07-19 | Gen Precision Inc | Improvements in or relating to digital computing circuits |
| US3900724A (en) * | 1974-02-11 | 1975-08-19 | Trw Inc | Asynchronous binary multiplier using non-threshold logic |
| US3866030A (en) * | 1974-04-01 | 1975-02-11 | Bell Telephone Labor Inc | Two{3 s complement parallel array multiplier |
| NL7809398A (nl) * | 1978-09-15 | 1980-03-18 | Philips Nv | Vermenigvuldiginrichting voor binaire getallen in twee-complement notatie. |
| JPS5731042A (en) * | 1980-07-31 | 1982-02-19 | Toshiba Corp | Multiplaying and dividing circuits |
-
1982
- 1982-03-25 FR FR8205083A patent/FR2524175A1/fr active Granted
-
1983
- 1983-03-18 US US06/476,689 patent/US4571701A/en not_active Expired - Fee Related
- 1983-03-19 EP EP83102742A patent/EP0090298B1/de not_active Expired
- 1983-03-19 DE DE8383102742T patent/DE3365790D1/de not_active Expired
- 1983-03-24 ES ES520966A patent/ES520966A0/es active Granted
- 1983-03-25 JP JP58050316A patent/JPS58213344A/ja active Pending
- 1983-03-25 BE BE2/60060A patent/BE896262A/fr not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03116326A (ja) * | 1989-06-28 | 1991-05-17 | Digital Equip Corp <Dec> | 高速並列乗算器回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| ES8402090A1 (es) | 1984-01-01 |
| US4571701A (en) | 1986-02-18 |
| FR2524175B1 (ja) | 1984-06-15 |
| EP0090298B1 (de) | 1986-09-03 |
| FR2524175A1 (fr) | 1983-09-30 |
| BE896262A (fr) | 1983-09-26 |
| DE3365790D1 (en) | 1986-10-09 |
| EP0090298A1 (de) | 1983-10-05 |
| ES520966A0 (es) | 1984-01-01 |
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