JPS58213266A - デイジタル半導体集積回路 - Google Patents
デイジタル半導体集積回路Info
- Publication number
- JPS58213266A JPS58213266A JP57096157A JP9615782A JPS58213266A JP S58213266 A JPS58213266 A JP S58213266A JP 57096157 A JP57096157 A JP 57096157A JP 9615782 A JP9615782 A JP 9615782A JP S58213266 A JPS58213266 A JP S58213266A
- Authority
- JP
- Japan
- Prior art keywords
- test
- circuit
- digital
- controlling circuit
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ディジタル半導体集積回路に関するう
従来より、ディジタル制御回路の良否判定のための種々
のテストシステムが提案されている。
のテストシステムが提案されている。
ところで、ディジタル半導体集積回路の高集積化に伴な
い、負い換えれば、ゲート数の増大と、その機能の拡大
のために、大規模なテストシステム化と、テスト時間の
増大化が問題となっている。
い、負い換えれば、ゲート数の増大と、その機能の拡大
のために、大規模なテストシステム化と、テスト時間の
増大化が問題となっている。
一般に、テスト時間はゲート数に比例して指数関数的に
増加するといわれている。
増加するといわれている。
そこで、本願発明者は、ディジタル半導体集積回路に、
自己チェック機能を持たせることを考えた。
自己チェック機能を持たせることを考えた。
この発明の目的は、外部テストシステムの簡累化と、実
質的なテスト時間の短縮化とを図ることのできるディジ
タル半導体集積回路を提供することにある。
質的なテスト時間の短縮化とを図ることのできるディジ
タル半導体集積回路を提供することにある。
この発明の他の目的は、以下の説明及び図面から明らか
となろう。
となろう。
以下、この発明を実施例とともに詳細に説明する。
図面には、この発明の一実施例のブロック図が示されて
いる。
いる。
同図において、記号１で示されているのが、ディジタル
半導体集積回路装置（ＬＳＩ）であり、公知の半導体集
積回路技術によって、以下の各回路ブロックが１個の半
導体基板上において形成されている。
半導体集積回路装置（ＬＳＩ）であり、公知の半導体集
積回路技術によって、以下の各回路ブロックが１個の半
導体基板上において形成されている。
記号２で示されているのは、ディジタル制御回路であり
、特罠制限されないが、この実施例ではマスタースライ
ス方式により多数の論理ゲート間の結線が行なわれて、
所定の情報処理機能が持たせられている。
、特罠制限されないが、この実施例ではマスタースライ
ス方式により多数の論理ゲート間の結線が行なわれて、
所定の情報処理機能が持たせられている。
記号３で示されているのは、テストブロックであり、上
記ディジタル制御回路２０機能動作試験を行なう。この
ため、その入カバターン信号発生機能とその良否判定機
能とを持つ本のである。
記ディジタル制御回路２０機能動作試験を行なう。この
ため、その入カバターン信号発生機能とその良否判定機
能とを持つ本のである。
このテストブロック３は、例えば、マイクロプロセッサ
、及びテストプログラム内蔵のためのＲＯＭ（リード・
オンリー・メモリＬ ＲＡＭ（ランダム・アクセス・メ
モリ）等により゛構成されている。
、及びテストプログラム内蔵のためのＲＯＭ（リード・
オンリー・メモリＬ ＲＡＭ（ランダム・アクセス・メ
モリ）等により゛構成されている。
記号４で示さノ１．ているのは、入力バッファであり、
外部からの入力信号と、上記テストブロックからのテス
ト用人カイｉ号とを受けて、選択的に上記ディジタル制
御回路２に伝えろ。
外部からの入力信号と、上記テストブロックからのテス
ト用人カイｉ号とを受けて、選択的に上記ディジタル制
御回路２に伝えろ。
記号５で示されているのは、出力バッファであり、上記
ディジタル制御回路２からの出力信号を受けて、外部又
は上記テストブロック３へ選択的に伝えろう また、上記テストブロック３には、外部からのテスト入
力信号と、外部への良否判定出力信号用の端子が設けら
れている。
ディジタル制御回路２からの出力信号を受けて、外部又
は上記テストブロック３へ選択的に伝えろう また、上記テストブロック３には、外部からのテスト入
力信号と、外部への良否判定出力信号用の端子が設けら
れている。
なお、この実施例では、上記テストブロック３が、ディ
ジタル制御回路２と、同一の半導体チップ内に形成され
るものであることより、ディジタル制御回路２の内部信
号をテスト用の出力信号として面接にテストブロック３
に入力されている。
ジタル制御回路２と、同一の半導体チップ内に形成され
るものであることより、ディジタル制御回路２の内部信
号をテスト用の出力信号として面接にテストブロック３
に入力されている。
この実施例、におけるテストブロック３によるディジタ
ル制御回路２０機能試験動作は、次のようにして行なわ
れる。
ル制御回路２０機能試験動作は、次のようにして行なわ
れる。
例えば、外部からテストブロック３に入力されろテスト
信号は、ディジタル制御回路２の１つの機能動作に対応
した動作モード信号として入力される。テストブロック
３は、上記テスト入力信号を受けて、その動作に必要な
入力テストパターンを発生して、入力バッ７ア４を通し
てディジタル制御口Ｍ２に伝える。また、上記入力テス
トパターンに対応した期待値を形成する、そして、テス
トブロック３は、上記入力テストパターンに対応したデ
ィジタル制御回路２かもの出力信号を出力バッファ５を
介して受け、その期待値と比較する。
信号は、ディジタル制御回路２の１つの機能動作に対応
した動作モード信号として入力される。テストブロック
３は、上記テスト入力信号を受けて、その動作に必要な
入力テストパターンを発生して、入力バッ７ア４を通し
てディジタル制御口Ｍ２に伝える。また、上記入力テス
トパターンに対応した期待値を形成する、そして、テス
トブロック３は、上記入力テストパターンに対応したデ
ィジタル制御回路２かもの出力信号を出力バッファ５を
介して受け、その期待値と比較する。
また、この実施例では、ディジタル側部回路２の内部信
号が面接テストブロック３に入力されているので、これ
に対する期待値とも比較する。
号が面接テストブロック３に入力されているので、これ
に対する期待値とも比較する。
上記ディジタル制御回路２かもの出力信号及び内部信号
が対応する期待値と一致していれば、テストブロック３
は、良品とし、不一致であれば不良品としての判定信号
を外部に出力するう以上のような動作をディジタル制御
回路２の持つ情報処理機能に応じて、入カバターンを変
えて繰り返し行ない、テストを終了する、 なお、通常の使用状態においては、ディジタル制御回路
２は、入力バッファ４を介した外部からの入力信号を受
けて、所定の情報処理出力を出力バッファ５を弁して外
部に出力する。
が対応する期待値と一致していれば、テストブロック３
は、良品とし、不一致であれば不良品としての判定信号
を外部に出力するう以上のような動作をディジタル制御
回路２の持つ情報処理機能に応じて、入カバターンを変
えて繰り返し行ない、テストを終了する、 なお、通常の使用状態においては、ディジタル制御回路
２は、入力バッファ４を介した外部からの入力信号を受
けて、所定の情報処理出力を出力バッファ５を弁して外
部に出力する。
上記テストブロック３によるディジタル制御回路のテス
ト精度には、ある限界を設けておいて、例えは大まかな
基本的動作のみをチェックするようにしてもよい。この
ようにすることにより、テストブロック３を比較的簡単
な構成とすることができるので、半導体チップに占める
面積を小さくできる。そして、そのテスト結果から良品
とされだものについて、外部のテストシステムを用いて
細部のチェックを行なうようにすれば、外部テストシス
テムによるテスト対象品の削減と、そのテストステップ
数が少なくできるから、全体としてテストに要するコス
トの低減を図ることができる。
ト精度には、ある限界を設けておいて、例えは大まかな
基本的動作のみをチェックするようにしてもよい。この
ようにすることにより、テストブロック３を比較的簡単
な構成とすることができるので、半導体チップに占める
面積を小さくできる。そして、そのテスト結果から良品
とされだものについて、外部のテストシステムを用いて
細部のチェックを行なうようにすれば、外部テストシス
テムによるテスト対象品の削減と、そのテストステップ
数が少なくできるから、全体としてテストに要するコス
トの低減を図ることができる。
また、上記内蔵されたテストブロックを用いてディジタ
ル制御回路を自己チェックする方式では、ディジタル制
御回路の任意の内部信号も良否判定の対象とすることが
できるので、比較的簡単なテストパターン及び小さいス
テップ数でも精度の高（・機能試験を行なうことができ
る。
ル制御回路を自己チェックする方式では、ディジタル制
御回路の任意の内部信号も良否判定の対象とすることが
できるので、比較的簡単なテストパターン及び小さいス
テップ数でも精度の高（・機能試験を行なうことができ
る。
さらに、ディジタル制御回路とテストブロックとは、同
一の内部クロックで動作するので、高速にテスト動作を
行なわせることもできる。
一の内部クロックで動作するので、高速にテスト動作を
行なわせることもできる。
また、−ヒ記テストブロック２は、通常の使用状態では
故障診断に利用することができ、さらにテスト機能の他
に、誤まり訂正機能も付加しておいて、通常の使用状態
にも積極的に用（・るように１−てもよい。このような
誤まり訂正機能を付加すれば、製品歩留りの向上及び故
障率をイに下させることができる。
故障診断に利用することができ、さらにテスト機能の他
に、誤まり訂正機能も付加しておいて、通常の使用状態
にも積極的に用（・るように１−てもよい。このような
誤まり訂正機能を付加すれば、製品歩留りの向上及び故
障率をイに下させることができる。
また、前述のように、マスタースライス方式の半導体集
積回路に適用した場合には、ディジタル開側１回路の機
能に合せて、そのテストプログラムも同時に書き込むこ
とができるものとなる。
積回路に適用した場合には、ディジタル開側１回路の機
能に合せて、そのテストプログラムも同時に書き込むこ
とができるものとなる。
この発明は、ディジタル半導体集積回路に広く。
利用することができるものである。
図面は、この発明の一実施例のフロック図である８
１・゛°テディタル半導体集積回路、２・・・ディジタ
ル制御回路、３・・・テストブロック、４・・・入力バ
ッファ、５・・・出力パノファ。
ル制御回路、３・・・テストブロック、４・・・入力バ
ッファ、５・・・出力パノファ。
Claims (1)
- 【特許請求の範囲】 １、多数の論理ゲートからなるディジタル制御回路と、
このディジタル制御回路のテストパターンイハ号を形成
して、その良否判定を行なうテスト回路とを含むことを
特徴とするディジタル半導体集積回路。 ２、上記ディジタル制御回路及びテスト回路は、マスタ
ースライス方式によりそれぞれの回路機能が持たせられ
るものであることを特徴とする特許請求の範囲第１項記
載のディジタル半導体集積回路ｔ ３、上記テスト回路は、上記ディジタル制御回路におけ
る基本的動作機能のみをテストするテストパターンを形
成して、その良否判定を行なうものであることを特徴と
する特許請求の範囲第１又は第２項記載のディジタル半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57096157A JPS58213266A (ja) | 1982-06-07 | 1982-06-07 | デイジタル半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57096157A JPS58213266A (ja) | 1982-06-07 | 1982-06-07 | デイジタル半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58213266A true JPS58213266A (ja) | 1983-12-12 |
Family
ID=14157518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57096157A Pending JPS58213266A (ja) | 1982-06-07 | 1982-06-07 | デイジタル半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58213266A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103064012A (zh) * | 2012-12-31 | 2013-04-24 | 深圳安博电子有限公司 | 数字类电子表芯片测试仪 |
-
1982
- 1982-06-07 JP JP57096157A patent/JPS58213266A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103064012A (zh) * | 2012-12-31 | 2013-04-24 | 深圳安博电子有限公司 | 数字类电子表芯片测试仪 |
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