JPS58212150A - 半導体装置封止用蓋材 - Google Patents
半導体装置封止用蓋材Info
- Publication number
- JPS58212150A JPS58212150A JP57094540A JP9454082A JPS58212150A JP S58212150 A JPS58212150 A JP S58212150A JP 57094540 A JP57094540 A JP 57094540A JP 9454082 A JP9454082 A JP 9454082A JP S58212150 A JPS58212150 A JP S58212150A
- Authority
- JP
- Japan
- Prior art keywords
- alloy
- substrate
- semiconductor device
- radioactive
- alloy brazing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
- H01L23/556—Protection against radiation, e.g. light or electromagnetic waves against alpha rays
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/15165—Monolayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16195—Flat cap [not enclosing an internal cavity]
Landscapes
- Physics & Mathematics (AREA)
- Health & Medical Sciences (AREA)
- Electromagnetism (AREA)
- Toxicology (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、６４ＫＲＡＭや２５６ＫＲＡＭ等の大容量
メモリー素子や各種の超ＬＳＩ等の組立に用いるパッケ
ージの蓋材に関するもの（ある。
メモリー素子や各種の超ＬＳＩ等の組立に用いるパッケ
ージの蓋材に関するもの（ある。
半導体集積回路は、年々その集積度および信頼度を高め
ているが、一方ではその価格は急激に降下し、材料の綿
密な見直しがなされている。大容量メモリ素子である６
４ＫＲＡＭや２５６ＫＲＡＭ および超ＬＳＩの封止（
こ多用されているセラミックパッケージ用蓋材について
も同様である。
ているが、一方ではその価格は急激に降下し、材料の綿
密な見直しがなされている。大容量メモリ素子である６
４ＫＲＡＭや２５６ＫＲＡＭ および超ＬＳＩの封止（
こ多用されているセラミックパッケージ用蓋材について
も同様である。
第１図（ａ）は従来の半導体集積回路封止用セラミック
パッケージの蓋材の一例を示す平面図、第１図（ｂ）は
そのＩＢ−ＩＢ断面図であり、図において、（１）は蓋
材の基板、（２）は蓋材をパッケージに封着させるため
に基板（１）に枠状に付着されたろう材である。また、
第２図は第１図と基板（１）は（２）じであるが、ろう
材（３）が基板（１）全面に付着された場合の従来の蓋
材の他の例を示す図である。第１図および第２図の着付
の基板（１）の材質としてはコパール、４２アロイ（４
１〜４１％Ｎｉｓ残りＦｅ ）等にＮｉメッキしたもの
が使われ、ろう材（２） １．、（３）の材質としては
Ａｌ１−Ｓｎ合金ろう等の加合金ろう材、Ｐｂ−Ｓｎ合
金はんだ等のれ合金ろう材等が使用されるのが普通であ
り、第８図に示すように半導体チップ（６）が収容され
たセラミックケース（７）を蓋するのに用いられる。
パッケージの蓋材の一例を示す平面図、第１図（ｂ）は
そのＩＢ−ＩＢ断面図であり、図において、（１）は蓋
材の基板、（２）は蓋材をパッケージに封着させるため
に基板（１）に枠状に付着されたろう材である。また、
第２図は第１図と基板（１）は（２）じであるが、ろう
材（３）が基板（１）全面に付着された場合の従来の蓋
材の他の例を示す図である。第１図および第２図の着付
の基板（１）の材質としてはコパール、４２アロイ（４
１〜４１％Ｎｉｓ残りＦｅ ）等にＮｉメッキしたもの
が使われ、ろう材（２） １．、（３）の材質としては
Ａｌ１−Ｓｎ合金ろう等の加合金ろう材、Ｐｂ−Ｓｎ合
金はんだ等のれ合金ろう材等が使用されるのが普通であ
り、第８図に示すように半導体チップ（６）が収容され
たセラミックケース（７）を蓋するのに用いられる。
しかるに、ろう材がん合金ろう材の場合は、ケースへの
蓋材の封着は信頼性の高いものとなる反面、このＡｕ合
金ろう材は高価であるため、これの使用盪を減らすため
に第１図に示すように、枠状に打ち抜いたろう材（２）
を基板（１）に付着した蓋材を使用しているが、それで
もろう材（２）が高価で蓋材はコスト高となり、極く一
部の用途にしか向けにくいという難点がある 一方、ろ
う材がＰｂ合金ろう材の場合は、このＰｂ合金ろう材は
安価なため、第２図に示すように、シート状のま＼のろ
う材（３）を基板（１）にクラッドした蓋材が使用され
ているが、Ｐｂ中８′−含まれるＵ（ウラ′）や〒１：
（ト°Ｊつ４）系等の放射性同位元素から照射されるα
粒子の直撃により、半導体集積回路のメモリーのソフト
エラーが発生する可能性が大きくなるため、封止後の半
導体集積回路に高信頼性を与えることができないという
欠点があった。
蓋材の封着は信頼性の高いものとなる反面、このＡｕ合
金ろう材は高価であるため、これの使用盪を減らすため
に第１図に示すように、枠状に打ち抜いたろう材（２）
を基板（１）に付着した蓋材を使用しているが、それで
もろう材（２）が高価で蓋材はコスト高となり、極く一
部の用途にしか向けにくいという難点がある 一方、ろ
う材がＰｂ合金ろう材の場合は、このＰｂ合金ろう材は
安価なため、第２図に示すように、シート状のま＼のろ
う材（３）を基板（１）にクラッドした蓋材が使用され
ているが、Ｐｂ中８′−含まれるＵ（ウラ′）や〒１：
（ト°Ｊつ４）系等の放射性同位元素から照射されるα
粒子の直撃により、半導体集積回路のメモリーのソフト
エラーが発生する可能性が大きくなるため、封止後の半
導体集積回路に高信頼性を与えることができないという
欠点があった。
この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、半導体装置が収容されたケース
への封着面Ｃζ、放射性α粒子のカウント数が０．５Ｃ
ＰＨ／ｍ以下であるＰｂ合金ろう材を付着して蓋材を構
成することにより、安価でしかもα粒子によるソフトエ
ラーが生じないようにして半導体装置に高信頼性を与え
る蓋材を提供することを目的としている。
ためになされたもので、半導体装置が収容されたケース
への封着面Ｃζ、放射性α粒子のカウント数が０．５Ｃ
ＰＨ／ｍ以下であるＰｂ合金ろう材を付着して蓋材を構
成することにより、安価でしかもα粒子によるソフトエ
ラーが生じないようにして半導体装置に高信頼性を与え
る蓋材を提供することを目的としている。
以下この発明の一実施例について説明する。第４図（ａ
）はこの発明の一実施例を示す平面図、第４図（ｂ）は
そのｆｆＢ−ｆｆＢ断面図であり、図において（１）は
蓋材の基板、（４）は蓋材をパッケージに封着させるた
めに、基板（１）のケースへの封着領域のみにスポット
溶接して付着された放射性α粒子のカウント数がＱ、５
ＣＰＨ／ｄ以下、”’ｆ）） Ｐｂ合金ろう材である。
）はこの発明の一実施例を示す平面図、第４図（ｂ）は
そのｆｆＢ−ｆｆＢ断面図であり、図において（１）は
蓋材の基板、（４）は蓋材をパッケージに封着させるた
めに、基板（１）のケースへの封着領域のみにスポット
溶接して付着された放射性α粒子のカウント数がＱ、５
ＣＰＨ／ｄ以下、”’ｆ）） Ｐｂ合金ろう材である。
ここで、基板（１）は、大きさ約１５ｍＸ１０ｍ１厚み
０２５１ｍの全面Ｎｉメッキした４２アロイ板、Ｐｂ合
金ろう材（４）は、ＳｎおよびＩｎの少なくとも１種を
１〜６５％、さらに必要に応じてＭを１〜１０％含有し
て残りがｐｂから成り、放射性同位元素の含有量が５０
ｐｐｂ未満であるＰｂ合金を溶製したのち、通常の加
工法により０．０５ｍの厚みに圧延したものを外形が基
板（１）と同じ大きさで幅が約１１１＠の窓枠状に打ち
抜いたものである。
０２５１ｍの全面Ｎｉメッキした４２アロイ板、Ｐｂ合
金ろう材（４）は、ＳｎおよびＩｎの少なくとも１種を
１〜６５％、さらに必要に応じてＭを１〜１０％含有し
て残りがｐｂから成り、放射性同位元素の含有量が５０
ｐｐｂ未満であるＰｂ合金を溶製したのち、通常の加
工法により０．０５ｍの厚みに圧延したものを外形が基
板（１）と同じ大きさで幅が約１１１＠の窓枠状に打ち
抜いたものである。
次に、この発明に用いるＰｂ合金ろう材の成分組成を上
記の通りに限定した理由を説明する。
記の通りに限定した理由を説明する。
（ａ） ＳｎおよびＩｎ
これらの成分は、ろう材に良好なぬれ性を付与し、かつ
強固な接着強度を確保するために含有させるが、その含
有量が１％未満ではろう材に所定の前記特性を付与する
ことができず、一方６５ｇ６を越えて含有させても前記
特性改善により一層の向上効果が得られないことから、
その含有量を１〜６５％と定めた。
強固な接着強度を確保するために含有させるが、その含
有量が１％未満ではろう材に所定の前記特性を付与する
ことができず、一方６５ｇ６を越えて含有させても前記
特性改善により一層の向上効果が得られないことから、
その含有量を１〜６５％と定めた。
（ｂ） Ａｔ
〜成分には、ぬれ性および接着強度を一段と向上させる
作用があるので、これらの特性が要求される場合に必要
に応じて含有されるが、その含有量が１％未満では前記
作用に所望の向上効果が得られず、一方ｌＯ％を越えて
含有させてもより一段の向と効果が得られず、経済性を
考慮して、その含有量を１〜１０９６と定めた。
作用があるので、これらの特性が要求される場合に必要
に応じて含有されるが、その含有量が１％未満では前記
作用に所望の向上効果が得られず、一方ｌＯ％を越えて
含有させてもより一段の向と効果が得られず、経済性を
考慮して、その含有量を１〜１０９６と定めた。
（Ｃ） 放射性同位元素
通常の製錬法にて製造されたｈ中には、Ｕ、Ｔｈなどの
放射性同位元素が５０ ｐＩ）ｂ以上も含有し、これは
放射性α粒子のカウント数で数カラントル数１００ＣＰ
Ｈ／ｄに相当し、このように放射性同位元素の含有量が
高い九を含有するＰｂ合金ろう材を、半導体装置のアッ
センブリーＥこ使用すると、このＰｂ合金ろう材から発
する放射性α粒子がメモリーエラーの原因となるなどの
悪影響を及ぼし、信頼性のないものとなる。したがって
、これらの放射性同位元素による悪影響が現われないよ
うにするためには、不可避不純物としての放射性同位元
素の含有量をｓ ｏ Ｉ）ｐｂ未満として、放射性α粒
子のカウント数を０．５ＣＰＨ／ｄ以下にする必要があ
るのである。
放射性同位元素が５０ ｐＩ）ｂ以上も含有し、これは
放射性α粒子のカウント数で数カラントル数１００ＣＰ
Ｈ／ｄに相当し、このように放射性同位元素の含有量が
高い九を含有するＰｂ合金ろう材を、半導体装置のアッ
センブリーＥこ使用すると、このＰｂ合金ろう材から発
する放射性α粒子がメモリーエラーの原因となるなどの
悪影響を及ぼし、信頼性のないものとなる。したがって
、これらの放射性同位元素による悪影響が現われないよ
うにするためには、不可避不純物としての放射性同位元
素の含有量をｓ ｏ Ｉ）ｐｂ未満として、放射性α粒
子のカウント数を０．５ＣＰＨ／ｄ以下にする必要があ
るのである。
次に、上記実施例におけるＰｂ合金ろう材（４）の成分
組成を変化させた例と比較例の実験結果を第１表に示す
。
組成を変化させた例と比較例の実験結果を第１表に示す
。
第 １ 表
この実験は、第１表に示される成分組成をもった本発明
に用いるＰｂ合金ろう材１〜１２および比較Ｐｂ合金ろ
う材１〜１２をろう材（４）として基板（１）に付着し
た蓋材を、第８図に示されるＩＣセラミック・パッケー
ジのアッセンブリーに使用し、接着強度およびぬれ性を
観察するとともに、α粒子のカウント数およびメモリー
エラーを測定して行なった。ぬれ性は、ろうが接着面に
完全にまわっている場合を◎印、ろうのまわらない部分
が少しでもある場合をＸ印で評価した。
に用いるＰｂ合金ろう材１〜１２および比較Ｐｂ合金ろ
う材１〜１２をろう材（４）として基板（１）に付着し
た蓋材を、第８図に示されるＩＣセラミック・パッケー
ジのアッセンブリーに使用し、接着強度およびぬれ性を
観察するとともに、α粒子のカウント数およびメモリー
エラーを測定して行なった。ぬれ性は、ろうが接着面に
完全にまわっている場合を◎印、ろうのまわらない部分
が少しでもある場合をＸ印で評価した。
第１表に示される結果から、本発明に用いるＰｂ合金ろ
う材１〜１２は、いずれもすぐれたぬれ性および接着強
度を示し、また放射性同位元素の含有量が５０ ｐｐｂ
未満なδで、放射性α粒子のカウント数も０．５ ＣＰ
Ｈ／ｄ以下となっており、ろう材が原因のメモリーエラ
ーの発生も皆無となっていることが明らかである。これ
に対１：１：′、シて比較Ｐｌ）合金ろう材１〜１２は
、ＳｎまたはＩｎの含有量がこの発明に用いるろう材の
範囲から外ｔて低−いために、接着強度が低く、かつぬ
れ佳のぽいものになっている。また比較外合金ろう材８
〜１２は接着強度は強く、ヤれ性は良好であるが放射性
同位元素の含有量が多いためメモリーエラーが有又は多
発しており、信頼性に欠ける結果となっている。
う材１〜１２は、いずれもすぐれたぬれ性および接着強
度を示し、また放射性同位元素の含有量が５０ ｐｐｂ
未満なδで、放射性α粒子のカウント数も０．５ ＣＰ
Ｈ／ｄ以下となっており、ろう材が原因のメモリーエラ
ーの発生も皆無となっていることが明らかである。これ
に対１：１：′、シて比較Ｐｌ）合金ろう材１〜１２は
、ＳｎまたはＩｎの含有量がこの発明に用いるろう材の
範囲から外ｔて低−いために、接着強度が低く、かつぬ
れ佳のぽいものになっている。また比較外合金ろう材８
〜１２は接着強度は強く、ヤれ性は良好であるが放射性
同位元素の含有量が多いためメモリーエラーが有又は多
発しており、信頼性に欠ける結果となっている。
従って、上記実施例のように構成された半導体装置封止
用蓋材においては、ろう材が従来のＭ合金ろう材（２）
と比べて安価なＰｂ合金ろう材（４）であり、安価に構
成できる。また、α粒子数が０．５ＣＰＨμ以下に制限
されているので、メモリのソフトエラー発生の確率は小
さくなり、従来の蓋材と比べてメモリのソフトエラーに
関する信頼性を高（することができる。しかも、第２図
に示した従来例の場合は封着時に溶融したろう材が半導
体チップ上へ滴下する恐れがあったが、かかる心配もな
い。
用蓋材においては、ろう材が従来のＭ合金ろう材（２）
と比べて安価なＰｂ合金ろう材（４）であり、安価に構
成できる。また、α粒子数が０．５ＣＰＨμ以下に制限
されているので、メモリのソフトエラー発生の確率は小
さくなり、従来の蓋材と比べてメモリのソフトエラーに
関する信頼性を高（することができる。しかも、第２図
に示した従来例の場合は封着時に溶融したろう材が半導
体チップ上へ滴下する恐れがあったが、かかる心配もな
い。
なお、この発明に用いるＰｂ合金ろう材は、ＳｎとＩｎ
の両方を含有する場合は両者の含有量の合計が１〜６５
重！［％あればよく、またＳｎとＩｎうちの１種のみを
含有する場合はその含有量が１〜６５重量％あればよい
。
の両方を含有する場合は両者の含有量の合計が１〜６５
重！［％あればよく、またＳｎとＩｎうちの１種のみを
含有する場合はその含有量が１〜６５重量％あればよい
。
また、Ｐｂ合金ろう材の枠状加工は圧延板の打ち抜き加
工であったが、ツイヤ状に加工し、そのまま、あるいは
リボン状にプレスした後、基板の周囲に沿って基板に固
着させる等の他の加工であってもよく、基板への固着は
スポット溶接としたがこれに限るものではないことは言
うまでもない。
工であったが、ツイヤ状に加工し、そのまま、あるいは
リボン状にプレスした後、基板の周囲に沿って基板に固
着させる等の他の加工であってもよく、基板への固着は
スポット溶接としたがこれに限るものではないことは言
うまでもない。
さらに上記実施例では蓋材の基板は４２１０イ板とした
が、コパールまたはこれらとＴｉ 、 Ａ／ 、 ＳＵ
Ｓ等とのクラツド材とし、必要に応じてこれらにメッキ
を施したものであっても同様の効果を発揮する。
が、コパールまたはこれらとＴｉ 、 Ａ／ 、 ＳＵ
Ｓ等とのクラツド材とし、必要に応じてこれらにメッキ
を施したものであっても同様の効果を発揮する。
以上のようにこの発明によれば、ヘースへの封着面に、
放射性α粒子のカウント数が０．５ ＣＰＨ／ｄ以下で
ある安価なＰｂ合金ろう材を固着させたので、蓋材のコ
ストダウンを実現できると同時に、半導体装置に高信頼
性を与えることができるという効果がある。
放射性α粒子のカウント数が０．５ ＣＰＨ／ｄ以下で
ある安価なＰｂ合金ろう材を固着させたので、蓋材のコ
ストダウンを実現できると同時に、半導体装置に高信頼
性を与えることができるという効果がある。
第１図（＝１）は従来の蓋材の一例を示す平面図、第１
図（ｂ）はそのＩＡ−ＩＡ断面図、第２図（ａ）は従来
の他の蓋材を示す平面図、第２図（ｂ）はそのＩ［Ｂ−
Ｉ［Ｂ断面図、第８図は蓋材の使用形態を示す断面図、
第、４図（ａ）はこの発明の一実施例を示す平面図、第
４図（ｂ）はそのＩＶＢ−ｆｆＢ断面図である。 図において、（１冒よ基板、（４）はＰｂ合金ろう材で
ある。 なお、各図中同一符号は同一部分を示すものとする。 代理人 葛 野 信 − ・い 第１図 第２図 （Ｑ） 第３図 第４図 手続補正書（自発） ｊ′Ｘ−ｔ、、・ ぜニー 特許庁長官殿 事件の表示 特願昭６７一ロ５４Ｇ号２ 発明の
名称 半導体装置封止用蓋材 ３、補正をする者 代表者片山仁八部 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 明細書をつぎのとおり訂正する。
図（ｂ）はそのＩＡ−ＩＡ断面図、第２図（ａ）は従来
の他の蓋材を示す平面図、第２図（ｂ）はそのＩ［Ｂ−
Ｉ［Ｂ断面図、第８図は蓋材の使用形態を示す断面図、
第、４図（ａ）はこの発明の一実施例を示す平面図、第
４図（ｂ）はそのＩＶＢ−ｆｆＢ断面図である。 図において、（１冒よ基板、（４）はＰｂ合金ろう材で
ある。 なお、各図中同一符号は同一部分を示すものとする。 代理人 葛 野 信 − ・い 第１図 第２図 （Ｑ） 第３図 第４図 手続補正書（自発） ｊ′Ｘ−ｔ、、・ ぜニー 特許庁長官殿 事件の表示 特願昭６７一ロ５４Ｇ号２ 発明の
名称 半導体装置封止用蓋材 ３、補正をする者 代表者片山仁八部 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 明細書をつぎのとおり訂正する。
Claims (4)
- （１）半導体装置が収容されたケースへの封着面に、放
射性α粒子のカウント数が０．５ＣＰ、Ｈ／ｃｔｒｌ
（Ｃｏｕｎｔｓ ｐｅｒｈｏｕｒ／ＣＩＩり以下である
Ｐｂ合金ろう材を付着して成る半導体装置封止用蓋材。 - （２）九合金ろう材は、ケースへの封着領域のみに付着
されている特許請求の範囲第１項記載の半導体装置封止
用蓋材。 - （３） Ｐｂ合金ろう材はＳｎおよびＩｎの少なくとも
１種を１〜６５重量優含有し、残りがｂである特許請求
の範囲第１項または第２項記載の半導体装置封止用蓋材
。 - （４）６合金ろう材は、ＳｎおよびＩｎの少なくとも１
種を１〜６５重量第、層を１〜１．０重量％含有し、残
りがｈである特許請求の範囲第１項または第２項記載の
半導体装置封止用蓋材。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57094540A JPS58212150A (ja) | 1982-06-02 | 1982-06-02 | 半導体装置封止用蓋材 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57094540A JPS58212150A (ja) | 1982-06-02 | 1982-06-02 | 半導体装置封止用蓋材 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58212150A true JPS58212150A (ja) | 1983-12-09 |
Family
ID=14113143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57094540A Pending JPS58212150A (ja) | 1982-06-02 | 1982-06-02 | 半導体装置封止用蓋材 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58212150A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4944522U (ja) * | 1972-07-20 | 1974-04-19 | ||
| JPS51147176A (en) * | 1975-06-11 | 1976-12-17 | Fujitsu Ltd | Method of semiconductor package |
-
1982
- 1982-06-02 JP JP57094540A patent/JPS58212150A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4944522U (ja) * | 1972-07-20 | 1974-04-19 | ||
| JPS51147176A (en) * | 1975-06-11 | 1976-12-17 | Fujitsu Ltd | Method of semiconductor package |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20040170524A1 (en) | Unleaded solder | |
| TW556329B (en) | Wiring board, its production method, semiconductor device and its production method | |
| EP0110307B1 (en) | Semiconductor die-attach technique and composition therefor | |
| EP0665585A2 (en) | Method for joining a semiconductor chip to a chip carrier substrate and resulting chip package | |
| KR900000169B1 (ko) | 반도체 장치용 Pb 합금납재 | |
| WO2005117112A1 (ja) | 半導体装置用リードフレーム | |
| JP2000216196A (ja) | 半田接合方法並びに電子装置及びその製造方法 | |
| JP3227851B2 (ja) | 低α線Ｐｂ合金はんだ材およびはんだ膜 | |
| JP2002530865A (ja) | 低アルファ放出性はんだバンプ | |
| JPS62197292A (ja) | Ｓｉ半導体素子をＣｕ基合金製リードフレームに少ない残留熱歪ではんだ付けする方法 | |
| JPS58212150A (ja) | 半導体装置封止用蓋材 | |
| JP3185600B2 (ja) | はんだ層 | |
| JP2000195885A (ja) | 半導体装置及びその製造方法 | |
| JPH03125440A (ja) | 電子部品 | |
| JPS6236394B2 (ja) | ||
| JPH01120039A (ja) | Ｉｃチップ接続法 | |
| JPS6254597B2 (ja) | ||
| JPS6254598B2 (ja) | ||
| EP0178481A2 (en) | Hermetically sealed semiconductor package | |
| JPH02117794A (ja) | クリーム半田 | |
| JPS6244817B2 (ja) | ||
| JPS638136Y2 (ja) | ||
| JPH1142866A (ja) | 印刷用マスク | |
| JPS6034265B2 (ja) | 電子部品 | |
| JPS626793A (ja) | はんだペ−スト用Ｐｂ合金粉末 |