JPS58207725A - Ｃｍｏｓトランジスタ回路 - Google Patents
Ｃｍｏｓトランジスタ回路Info
- Publication number
- JPS58207725A JPS58207725A JP57089866A JP8986682A JPS58207725A JP S58207725 A JPS58207725 A JP S58207725A JP 57089866 A JP57089866 A JP 57089866A JP 8986682 A JP8986682 A JP 8986682A JP S58207725 A JPS58207725 A JP S58207725A
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- JP
- Japan
- Prior art keywords
- potential
- terminal
- substrate
- stages
- transistor
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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- Manipulation Of Pulses (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ＰチャネルおよびＮチャネルＭＯＳトラン
ジスタよシなるダート回路を複数段直列接続してなる０
ＭＯ８）ランジスタ回路に関するものである。
ジスタよシなるダート回路を複数段直列接続してなる０
ＭＯ８）ランジスタ回路に関するものである。
従来の０ＭＯ８）ランジスタ回路として、３段のインバ
ータ回路を第１図に示す。この図において、Ｑ１〜Ｑ３
はＮ−基板上に形成されたＰチャネルＭＯＳトランジス
タで、基板ｉＩ位は電源ＶＤＤと吟電位にされている。
ータ回路を第１図に示す。この図において、Ｑ１〜Ｑ３
はＮ−基板上に形成されたＰチャネルＭＯＳトランジス
タで、基板ｉＩ位は電源ＶＤＤと吟電位にされている。
Ｑ４〜Ｑ６は前記Ｎ−基板上の一部に設けられたＰウェ
ル領域に形成されたＮチャ牛ルＭＯ８）ランジスタで、
基板電位すなわちＰウェル領域の電位はグランドと等電
位にされている。そして、ＰチャネルＭＯ８）ランジス
タＱｌとＮチャネルＭＯ８）：＞ンジスタＱ４、Ｐチャ
ネルＭＯＳトランジスタＱ２とＮチャネルＭＯＳトラン
ジスタＱ５、ＰチャネＡｌ−Ｍ ＯＳ ）ランジスタＱ
３とＮチャネルＭＯＳトランゼスタＱ６によりそれぞれ
インバータを構成しており、これらのインバータは直列
接続されている。また、１段目のインバータの入力部す
なわち、ＭＯ８ｉ・ランジスタＱ１．Ｑ４のダートは入
力端子１１に接続され、他方３段目のインバータの出力
部すなわち、ＰチャネルＭＯ８）ランジスタＱ３のソー
スとＮチャネルＭＯ８）ランジスタＱ６のドレインの接
続部は出力端子１２に接続されている。
ル領域に形成されたＮチャ牛ルＭＯ８）ランジスタで、
基板電位すなわちＰウェル領域の電位はグランドと等電
位にされている。そして、ＰチャネルＭＯ８）ランジス
タＱｌとＮチャネルＭＯ８）：＞ンジスタＱ４、Ｐチャ
ネルＭＯＳトランジスタＱ２とＮチャネルＭＯＳトラン
ジスタＱ５、ＰチャネＡｌ−Ｍ ＯＳ ）ランジスタＱ
３とＮチャネルＭＯＳトランゼスタＱ６によりそれぞれ
インバータを構成しており、これらのインバータは直列
接続されている。また、１段目のインバータの入力部す
なわち、ＭＯ８ｉ・ランジスタＱ１．Ｑ４のダートは入
力端子１１に接続され、他方３段目のインバータの出力
部すなわち、ＰチャネルＭＯ８）ランジスタＱ３のソー
スとＮチャネルＭＯ８）ランジスタＱ６のドレインの接
続部は出力端子１２に接続されている。
このように構成されたイン／＜−夕回路においては、入
力端子１１に供給された信号を出力端子１２から反転信
号として出力する。
力端子１１に供給された信号を出力端子１２から反転信
号として出力する。
しかるに、以上のような従来のインバータ回路では、そ
の回路を半導体技術により製造する際、工程上のばらつ
きによりＭＯＳトランジスタＱ１〜Ｑ６のしきい値電圧
、ダート酸化膜厚などが変化すると、その都度、出力端
子１２の出力波形が変化するとともに、入力端子１１か
ら出力端子１２への伝播遅延時間が変化するという欠点
があったうさらに、一度製造した後は、外部から出力波
形および伝播遅延時間の制御を行うことができないとい
う欠点があった。
の回路を半導体技術により製造する際、工程上のばらつ
きによりＭＯＳトランジスタＱ１〜Ｑ６のしきい値電圧
、ダート酸化膜厚などが変化すると、その都度、出力端
子１２の出力波形が変化するとともに、入力端子１１か
ら出力端子１２への伝播遅延時間が変化するという欠点
があったうさらに、一度製造した後は、外部から出力波
形および伝播遅延時間の制御を行うことができないとい
う欠点があった。
第２図は、これらの欠点のうち、特に製造工程上のばら
つきにより出力波形が変化する様子′ｌ＆：ｉ１１！明
するために示した波形図である。第２図（Ａ）は入力端
子１１への入力波形、第２図（Ｂ）は出力端子１２の出
力波形を示す。いま、入力波形が第２図（Ａ）であった
場合でも、第２図（Ｉ３）の出力波形のＴ″ｌとｒｐ６
が、製造工程上のばらつきにより変化してしまう。つま
り、出力波形のデユーティが、製造工程のばらつきによ
り、その都度変化してしまり。これは、回路動作上、問
題が生じることが多い。
つきにより出力波形が変化する様子′ｌ＆：ｉ１１！明
するために示した波形図である。第２図（Ａ）は入力端
子１１への入力波形、第２図（Ｂ）は出力端子１２の出
力波形を示す。いま、入力波形が第２図（Ａ）であった
場合でも、第２図（Ｉ３）の出力波形のＴ″ｌとｒｐ６
が、製造工程上のばらつきにより変化してしまう。つま
り、出力波形のデユーティが、製造工程のばらつきによ
り、その都度変化してしまり。これは、回路動作上、問
題が生じることが多い。
この発明蝶上記の点に鑑みなされたもので、外部から出
力波形および伝播遅延時間の制御を行うことができるＣ
ＭＯＳトランジスタ回路を提供することを目的とする。
力波形および伝播遅延時間の制御を行うことができるＣ
ＭＯＳトランジスタ回路を提供することを目的とする。
以下この発明の実施例を図面を参照して説明する。第３
因はこの発明の実施例を示す回路図である。この（ロ）
略図においては、１段目および３段目のインバータのＮ
チャネルＭＯＳ）ランジスタＱ４ 、Ｑ６のＰウェル領
域が、その領域の電位を制御する制御端子１３に接続さ
れている。その他は８ｇ１図の従来の回路と全く同一で
ある。
因はこの発明の実施例を示す回路図である。この（ロ）
略図においては、１段目および３段目のインバータのＮ
チャネルＭＯＳ）ランジスタＱ４ 、Ｑ６のＰウェル領
域が、その領域の電位を制御する制御端子１３に接続さ
れている。その他は８ｇ１図の従来の回路と全く同一で
ある。
このように構成された回路においては、制御端子１３の
電位を変えてＮチャネルＭＯＳ）ランジスタＱ ４１
Ｑ ６のＰウェル領域の電位を変えると、ＰｆヤネｋＭ
Ｏ８）ランジスタＱ１とＮチャネルＭＯＳトランジスタ
ロ４で構成される１段目のインバータならびに、Ｐチャ
ネルＭＯ８）ランジスタＱ３とＮチャネルＭＯＳトラン
ジスタＱ６で構成される３段目のインバータのしきい値
レベルが変化し、１段目および３段目に加わる信号の取
込みレベルが変わるので、出力端子１２の波形および入
力端子１１から出力端子１２までの伝播遅延時間が変化
する。
電位を変えてＮチャネルＭＯＳ）ランジスタＱ ４１
Ｑ ６のＰウェル領域の電位を変えると、ＰｆヤネｋＭ
Ｏ８）ランジスタＱ１とＮチャネルＭＯＳトランジスタ
ロ４で構成される１段目のインバータならびに、Ｐチャ
ネルＭＯ８）ランジスタＱ３とＮチャネルＭＯＳトラン
ジスタＱ６で構成される３段目のインバータのしきい値
レベルが変化し、１段目および３段目に加わる信号の取
込みレベルが変わるので、出力端子１２の波形および入
力端子１１から出力端子１２までの伝播遅延時間が変化
する。
したがって、出力端子１２の波形を観測しながら、制御
端子１３に適当なバイアスを与えることにより、製造工
程上でのばらつきによる出力波形の変動を補正して所定
の出力波形を得ることができる。
端子１３に適当なバイアスを与えることにより、製造工
程上でのばらつきによる出力波形の変動を補正して所定
の出力波形を得ることができる。
同様に、入力端子１１と出力端子１２の両波形を見なが
ら、制御端子１３に適当なバイアスを与えることにより
、製造工程上でのばらつきによる伝播遅延時間の変動を
補正して所定の伝播遅延時間を得ることができる。
ら、制御端子１３に適当なバイアスを与えることにより
、製造工程上でのばらつきによる伝播遅延時間の変動を
補正して所定の伝播遅延時間を得ることができる。
さらに、制御゛端子１３のバイアスを変えることにより
、製造後に外部から出力波形および伝播遅延時間を任意
に制御することができる。
、製造後に外部から出力波形および伝播遅延時間を任意
に制御することができる。
第４図は出力波形の一例を示す。いま、入力端子１１に
第２図（Ａ）で示した入力波形を加えた場合でも、制御
端子１３に与えるバイアスにより、前記入力波形とはか
なり違つ一／′ｃ第４図に示すような出力波形を得るこ
とができる。
第２図（Ａ）で示した入力波形を加えた場合でも、制御
端子１３に与えるバイアスにより、前記入力波形とはか
なり違つ一／′ｃ第４図に示すような出力波形を得るこ
とができる。
第５図は出力波形のＴτ、 Ｔ％と制御端子１３のバイ
アスとの関係を示す。この図に示すように、制Ｕ端子１
３のバイアスの与え方により出力波形のデユーティは変
化する。
アスとの関係を示す。この図に示すように、制Ｕ端子１
３のバイアスの与え方により出力波形のデユーティは変
化する。
以上のように実施例では、制御端子１３に７櫂イアスを
与えることによル、製造工程上でのばらつきによる出力
波形の変動および伝播遅延時間の変動・を補正すること
ができ、しかもバイアスを変えることにより、製造後に
外部から出力波形および伝播遅延時間を制御することが
できる。
与えることによル、製造工程上でのばらつきによる出力
波形の変動および伝播遅延時間の変動・を補正すること
ができ、しかもバイアスを変えることにより、製造後に
外部から出力波形および伝播遅延時間を制御することが
できる。
なお、実施例において、全段のインバータのＮチャネル
ＭＯ８？ランジスタＱ４〜Ｑ６のＰウェル領域にバイア
スを与えると、前後のインバータで相殺し合って効果が
なくなる。そこで、実施例では、１段目と３段目のイン
バータのＮチャネルＭＯＳ）ランジスタＱ４ 、Ｑ６の
Ｐウェル領域にのみバイアスを与えている。ただし、Ｐ
ウェル領域にバイアスを与えるＮチャネルＭＯ８）ラン
ジスタは１段目と３段目に限定されるものではない。
ＭＯ８？ランジスタＱ４〜Ｑ６のＰウェル領域にバイア
スを与えると、前後のインバータで相殺し合って効果が
なくなる。そこで、実施例では、１段目と３段目のイン
バータのＮチャネルＭＯＳ）ランジスタＱ４ 、Ｑ６の
Ｐウェル領域にのみバイアスを与えている。ただし、Ｐ
ウェル領域にバイアスを与えるＮチャネルＭＯ８）ラン
ジスタは１段目と３段目に限定されるものではない。
侵するに、奇数１段おきに、つまり、間の、バイアスが
与えられないＮチャネルＭＯ８）ランジスタの数が奇数
個となるようにして、その前後のＮチャネルＭＯ８）ラ
ンジスタのＰウェル領域にバイアスを与えればよい。
与えられないＮチャネルＭＯ８）ランジスタの数が奇数
個となるようにして、その前後のＮチャネルＭＯ８）ラ
ンジスタのＰウェル領域にバイアスを与えればよい。
また、実施例では、Ｎ−基板を使用して、そのＮ−基板
の一部に設けたＰウェル領域にＮチャネルＭＯＳトラン
ジスタを形成するようにし友から、ＮチャネルＭＯ８）
ランジスタの基板電位つ！す、Ｐウェル領域の電位を制
御した。これに対して、Ｐ−基板を使用して、そのＰ−
基板の一部に設けたＮウェル領域にＰチャネルＭＯ８）
ランヅスタを形成する場合は、そのＰチャネルＭＯ８）
ランジスタの基板電位つまり、Ｎウェル領域の電位を制
御するようにしてもよい。そのようにしても、前記実施
例と同様の効果を得ることができる。
の一部に設けたＰウェル領域にＮチャネルＭＯＳトラン
ジスタを形成するようにし友から、ＮチャネルＭＯ８）
ランジスタの基板電位つ！す、Ｐウェル領域の電位を制
御した。これに対して、Ｐ−基板を使用して、そのＰ−
基板の一部に設けたＮウェル領域にＰチャネルＭＯ８）
ランヅスタを形成する場合は、そのＰチャネルＭＯ８）
ランジスタの基板電位つまり、Ｎウェル領域の電位を制
御するようにしてもよい。そのようにしても、前記実施
例と同様の効果を得ることができる。
さらに、実施例は、インバータを複数段直列に接続した
０ＭＯ８）ランジスタ回路にこの発明を適用した場合に
ついて説明したが、この発明は、ナンド回路、ツアー回
路などその他のダート回路を複数段直列接続した０ＭＯ
８）ランジスタ回路にも適用できる。
０ＭＯ８）ランジスタ回路にこの発明を適用した場合に
ついて説明したが、この発明は、ナンド回路、ツアー回
路などその他のダート回路を複数段直列接続した０ＭＯ
８）ランジスタ回路にも適用できる。
以上詳述したように、この発明の０ＭＯ８）ランジスタ
回路によれば、奇数段おきにダート回路のウェル領域の
電位を外部から制御できるようにしたので、製造工程上
でのばらつきによる出力波形の変動および伝播遅延時間
の変動を補正することができ、しかも製造後に外部から
出力波形および伝播遅延時間を制御することができる。
回路によれば、奇数段おきにダート回路のウェル領域の
電位を外部から制御できるようにしたので、製造工程上
でのばらつきによる出力波形の変動および伝播遅延時間
の変動を補正することができ、しかも製造後に外部から
出力波形および伝播遅延時間を制御することができる。
したがって、ＣＭＯＳトランジスタ回路のタイミング設
計が容易になるとともに、出力波形が規定された回路な
どの設計が容易になる。
計が容易になるとともに、出力波形が規定された回路な
どの設計が容易になる。
第１図は従来の３段インバータ回路を示す回路図、第２
図は従来の欠点を説明するために示した：・ 波形図、第３図はこの発明の０ＭＯ８）ランジスタ回路
の実施例を示す回路図、第４図は実施例の回路による出
力波形の一例を示す波形図、第５図は制御端子に与える
ノ々イアスと実施例の回路による出力波形のデユーティ
との関係を示す特性図である。 Ｑ１〜Ｑ３・・・ＰチャネルＭＯ８）ランジスタ、Ｑ４
〜Ｑ６・・・ＮチャネルＭＯ８）ランジスタ、１３・・
・制御端子。 特許出願人 沖電気工業株式会社 矛１図 才２図
図は従来の欠点を説明するために示した：・ 波形図、第３図はこの発明の０ＭＯ８）ランジスタ回路
の実施例を示す回路図、第４図は実施例の回路による出
力波形の一例を示す波形図、第５図は制御端子に与える
ノ々イアスと実施例の回路による出力波形のデユーティ
との関係を示す特性図である。 Ｑ１〜Ｑ３・・・ＰチャネルＭＯ８）ランジスタ、Ｑ４
〜Ｑ６・・・ＮチャネルＭＯ８）ランジスタ、１３・・
・制御端子。 特許出願人 沖電気工業株式会社 矛１図 才２図
Claims (1)
- 一導電型の半導体基板と、その基板の一部に設けられた
反対導電型のウェル領域とに形成されたＰチャネルおよ
びＮチャネルＭＯ８）ランジズタ鷺より構成されるｆ−
）回路を複数段面クリに接続してなる０ＭＯ８）ランジ
スタ回路において、奇数段おきにダート回路のウェル領
域の電位を外部から制御する手段を設けたことを％徴と
するＣＭＯＳトランジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57089866A JPS58207725A (ja) | 1982-05-28 | 1982-05-28 | Ｃｍｏｓトランジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57089866A JPS58207725A (ja) | 1982-05-28 | 1982-05-28 | Ｃｍｏｓトランジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58207725A true JPS58207725A (ja) | 1983-12-03 |
Family
ID=13982693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57089866A Pending JPS58207725A (ja) | 1982-05-28 | 1982-05-28 | Ｃｍｏｓトランジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58207725A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61242410A (ja) * | 1985-04-19 | 1986-10-28 | Nippon Telegr & Teleph Corp <Ntt> | 可変遅延回路 |
| JP2000035831A (ja) * | 1998-07-21 | 2000-02-02 | Nec Corp | 可変閾値電圧トランジスタを用いた低スキュークロックツリー回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4991360A (ja) * | 1972-12-29 | 1974-08-31 | ||
| JPS53105357A (en) * | 1977-02-25 | 1978-09-13 | Nec Corp | Complementary circuit for field effct transistor |
-
1982
- 1982-05-28 JP JP57089866A patent/JPS58207725A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4991360A (ja) * | 1972-12-29 | 1974-08-31 | ||
| JPS53105357A (en) * | 1977-02-25 | 1978-09-13 | Nec Corp | Complementary circuit for field effct transistor |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61242410A (ja) * | 1985-04-19 | 1986-10-28 | Nippon Telegr & Teleph Corp <Ntt> | 可変遅延回路 |
| JPH0754895B2 (ja) * | 1985-04-19 | 1995-06-07 | 日本電信電話株式会社 | 可変遅延回路 |
| JP2000035831A (ja) * | 1998-07-21 | 2000-02-02 | Nec Corp | 可変閾値電圧トランジスタを用いた低スキュークロックツリー回路 |
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