JPS5820061B2

JPS5820061B2 - サイクル・スチ−ル機構

Info

Publication number: JPS5820061B2
Application number: JP55090790A
Authority: JP
Inventors: ジヨン・モンロー・デインウイデイ・ジユニア
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1979-07-30
Filing date: 1980-07-04
Publication date: 1983-04-21
Also published as: ES8104593A1; ES493786A0; AU534605B2; AU5908180A; CA1149070A; BR8004730A; JPS5621223A

Description

【発明の詳細な説明】〔本発明の背景〕本発明は、ディジタル・データ処理システムにおいて、
プロセッサの記憶ユニットと上記プロセッサとは、別個
のデータ処理ユニットとの間でデータを転送するための
サイクル・スチール機構に関する。

本発明は、マイクロプロセッサ記憶ユニットとの間でデ
ータをサイクル・スチールによって転送するために特に
有用である。

［直接メモリ・アクセス動作」は頻繁に使用されるデー
タ処理の手法として知られる。

これはＩ１０ユニットをしてホスト・プロセッサの主記
憶装置へアクセスせしめるが、ホスト・プロセッサの注
意を要求することはない。

現在使用される他の手法として「サイクル・スチール」
がある。

これは成る種のホスト・プロセッサにおいて直接メモリ
・アクセス動作を実行するために使用される■１０ユニ
ットからの直接メモリ・アクセス要求がホスト・プロセ
ッサによって受取られると、現命令の「実行」サイクル
部分の終りに１つのホスト・プロセッサ・クロック・サ
イクルが「盗まれる」。

典型的には、ホスト・プロセッサ主記憶装置との間のデ
ータ転送は全て盗まれたホスト・プロセッサ・クロック
時間内に起る。

各種の適用業務において、記憶装置へのアクセスを得る
前に現命令の完了まで待つ必要のないサイクル・スチー
ル機構を有することが望ましい。

特に、命令のフェッチ及び実行に関連した各種のマシン
・サイクルの間に記憶装置との間でサイクル・スチール
によりデータを転送できることが望ましい。

概して、これまで提案されたサイクル・スチール機構は
、■１０ユニットをしてホスト・プロセッサ主記憶装置
との間でデータをサイクル・スチールせしめるものであ
った。

現今の適用業務においては、■１０ユニットはＩ１０制
御装置を介してホスト・プロセッサへ接続される。

このようなＩ１０制御装置は典型的にはデータ転送活動
を監視するマイクロプロセッサを含む。

現今の適用業務においては、ホスト・プロセッサをして
Ｉ１０制御装置内に置かれたマイクロプロセッサ記憶ユ
ニットとの間でデータをサイクル・スチールせしめる逆
形式のサイクル・スチール機構が頻々望まれる。

この場合、■１０制御装置がホス１へ・プロセッサ主記
憶装置との間でデータ・セットをサイクル・スチールす
る同じ時間に、ホスト・プロセッサは１１０制御装置記
憶ユニツトとの間で異なったテ゛−りをサイクル・スチ
ールすることができる。

更に、この逆形式のサイクル・スチールを■１０制御装
置内のマイクロプロセッサに対して透明な方式で実行さ
せることが望ましい。

本明細書では、上記の目的を達成する改善されたサイク
ル・スチール機構が開示される。

本発明の実施例は、ホス１へ・プロセッサをしてマイク
ロプロセッサに透明な方式でＩ１０制御装置内に置かれ
たマイクロプロセラ→力記憶ユニツ１へとの間でデータ
を転送させるサイクル・スチール機構を含んでいる。

〔要約〕

本明細書において、ホスト・プロセッサ（ＨＰ）と１個
又はそれ以上のＩ１０ユニットとの間でデータを転送す
るための柔軟性ある高パフォーマンス入出力Ｉ１０制御
装置が説明される。

パフォーマンスを改善することは、ホスト・プロセッサ
とＩ１０制御装置の間で行なわれるデータ転送の２つの
異なったモードをインクリーブする機構を設けることに
よって達成される。

データ転送の１つのモードはＩ１０制御装置とホスト・
プロセッサの主記憶装置との間でデータをサイクル・ス
チールするモードであり、そのようなサイクル・スチー
ルはＩ１０制御装置によって制御される。

データ転送の他のモードはホスト・プロセッサによって
制御されるＩ１０指令形のデータ転送モードであり、転
送されるデータの各ワードについて、ホスト・プロセッ
サはＩ１０制御装置へＩ１０指令及びＩ１０アドレスを
与える。

パフォーマンスを改善する他の手段としては、プロセッ
サの記憶ユニットへ（又はそこから）データを転送する
同期サイクル・スチール機構がある。

実施例において、このプロセッサはデータ転送活動を監
視するためにＩ１０制御装置中に設けられたマイクロプ
ロセッサ（ＭＰ）である。

具体的には、サイクル・スチール機構はインクリープ機
構と組合せて使用され、ホスト・プロセッサを働かせて
、■１０制御装置中に置かれたマイクロプロセッサ記憶
ユニットへ（又はそこから）Ｉ１０指令形のデータ・ワ
ードをサイクル・スチールさせる。

そのサイクル・スチールはマイクロプロセッサに対して
透明（ｔｒａｎｓｐａｒｅｎｔ）である。

かくて、ホスト・プロセッサは１１０制御装置へ（又は
そこから）データをサイクル・スチールすることができ
、同時にＩ１０制御装置はホスト・プロセッサ主記憶装
置へ（又はそこから）他の異なったデータをサイクル・
スチールすることができる。

これら２種類のサイクル・スチール転送は個々のデータ
・ワードに関してインクリープ方式％式％更に、パフォーマンスを改善する手段としては、異なっ
たデータ・ビット幅のピッ１ル並列データ・バスをイン
ターフェイスするデータ・インターフェイス機構がある
。

実施例において、この機構はデータ・バイトをデータ・
ワードへ（又はその逆へ）変換する自動的且つ高度に効
率的な機構である。

Ｉ１０制御装置の全体的な構成は、Ｉ１０制御装置によ
っていくつかの異なったタスクが実行されねばならない
場合に、これらタスクが高度にコンパクトで効率的な方
式でインクリーブされ、１１０制御装置に関して、望ま
しくない遊び時間が大きく削減されるようになっている
。

例えば、Ｉ１０制御装置が第１のＩ１０ユニットからホ
スト・プロセッサ主記憶装置へデータをサイクル・スチ
ールしている時に、そのサイクル・スチール動作に遊び
時間ができると、Ｉ１０制御装置は自動的に切替えられ
、他の異なったタスク（例えば、Ｉ１０制御装置から第
２の異なったＩ１０ユニットへデータを転送するタスク
）が開始される。

Ｉ１０制御装置の構成は、Ｉ１０データ転送の機能を果
たす外に、ホスト・プロセッサから通常のプログラミン
グ機能のあるものをオフロード（ｏｆｆｌｏａｄ）でき
るようになっている。

例えば、それはホスト・プロセッサのためにナンバ・ク
ランチップ（ｎｕｍｂｅｒｃｒｕｎｃｈｉｎｇ）
の成るものを実行することができる。

更に、それはホスト・プロセッサ中で前に実行されたＩ
１０制御プログラム機能の成るものをオフロードするこ
とができる。

更に、従来型のＩ１０ユニットのために設計されたオペ
レーティング・システム・ソフトウェアを有するホスト
・プロセッサへ新型のＩ１０ユニットを接続したい場合
に、上記Ｉ１０制御装置を使用することができる。

例えば、上記Ｉ１０制御装置を使用して、文字モード形
のキーボード・ディスプレーのために書かれたキーボー
ド・ディスプレー・ソフトウェアを有するホスト・プロ
セッサへページ・モード形キーボード・ディスプレー・
ユニットを接続することができる。

この場合、上記Ｉ１０制御装置のデータ処理能力が使用
され、文字モードのＩ１０指令及び制御ブロックが処理
されて、ページ・モード形の動作が正しく制御される。

かくてホスト・プロセッサのプログラミング・サポート
が陳腐化するのを著しく避けることができる。

〔全体的システムの説明〕

特に文脈上能の意味で用いられない限り、本明細書中で
使用される「データ」の語は英数字データ、状況（５ｔ
ａｔｕｓ）情報、制御情報、アドレス値等を含むもの
とする。

第１図を参照すると、そこには本発明に従って構成され
た入出力Ｉ１０制御装置を含むディジタル・データ処理
システムのブロック図が示される。

このシステムはホスト・プロセッサ１、■１０制御装置
２、複数の周辺装置（■１０ユニット）３〜６を含む。

ホスト・プロセッサ１には、ホスト・プロセッサ主配憶
装置７が接続される。

ホスト・プロセッサ１はホスト・プロセッサ（ＨＰ）Ｉ
１０チャネル・バス８を介して各種の■１０制御装置及
びＩ１０ユニットと通信するように構成される。

このチャネル・バス８はホスト・プロセッサ１のチャネ
ル９へ接続され、それによって駆動される。

更に、チャネル９は記憶バス１０によって主記憶装置７
へ直接に接続される。

記憶バス１０は、ホスト・プロセッサ１で実行されてい
るプログラムを中断させることなく、チャネル・バス８
と主記憶装置７との間でデータをサイクル・スチールす
ることを可能にする。

例えば、ホスト・プロセッサ１はＩＢＭシリーズ／ｉプ
ロセッサと仮定する。

かくて、チャネル・バス８はシリーズ／１チヤネル・バ
スであり、その構成及び動作は米国特許第４０３８６４
２号に詳細に説明されている。

更に、この特許は現在のシリーズ／１形Ｉ７０制御装置
、及びＩ１０ユニットをホスト・プロセッサＩ１０チャ
ネル・バス８へ接続する場合の上記制御装置の使用法を
説明している。

Ｉ１０制御装置２は本発明の教示に従って構成されたＩ
１０制御装置の代表的実施例である。

それは現在市販されているシリーズ／１形Ｉ１０制御装
置よりも多くの利点及び改善点を有する。

このような特徴は汎用性があり、シリーズ／１形■１０
制御装置における利用に制限されると考えてはならない
。

Ｉ１０制御装置２はマイクロプロセッサ（ＭＰ）をベー
スとしたＩ１０制御装置であり、マイクロプロセッサ１
１、制御プログラム記憶ユニット１２、直接メモリ・ア
クセス（ＤＭＡ）制御ユニット１３、プログラム可能割
込み制御（ＰＩＣ）ユニット１４、ユーザー記憶ユニッ
ト１５（任意）を含む。

典型的には、マイクロプロセッサ１１及びユニット１２
〜１５は１個又はそれ以上の集積回路チップより構成さ
れ、且つマイクロプロセッサ１１によって要求される適
当な構成のマイクロプロセッサＩ１０バス１６へ接続さ
れている。

更に、周辺装置３〜６はそれぞれの装置制御ユニット１
７〜２０を介してマイクロプロセッサＩ１０バス１６へ
接続される。

例として、マイクロプロセッサ１１はインテル８０８５
Ａマイクロプロセツサである。

これは現在インテル社によって製造され且つ市販されて
いる単一チップの８ビツト・マイクロプロセッサである
。

制御プログラム記憶ユニット１２は読出し専用記憶ユニ
ットであり、Ｉ１０制御装置２におけるデータ転送活動
を監視し且つ制御するためにマイクロプロセッサ１１に
よって使用される各種の動作命令及び動作ルーチンを含
んでいる。

マイクロプロセッサ■１０バス１６は通常のインテル８
０８５Ａマイクロプロセツサ・バスである。

直接メモリ・アクセス（ＤＭＡ）制御ユニット１３は、
例えばインテル８２５７プログラム可能ＤＭＡ制御装置
である。

プログラム可能割込み制Ｎ（ＰＩＣ）ユニット１４は、
例えばインテル８２５９プログラム可能割込み制御装置
である。

それは単一チップ８要求割込み制御装置であり、現在イ
ンテル社によって製造され且つ市販されている。

改善されたＩ１０制御装置２の主たる特徴は、マイクロ
プロセッサ■１０バス１６とホスト・プロセッサＩ１０
チャネル・バス８との間でデータ転送インターフェイス
を与えるため、２ポート・ランダム・アクセス記憶ユニ
ット２２を使用したことである。

この記憶ユニットの１つのボートはバス８へ接続され、
他のポートはバス１６へ接続される。

バス８からバス１６へ、又はその逆方向へ通されるデー
タはこの記憶ユニットに一時的に記憶される。

Ｉ１０制御装置２の構成は、マイクロプロセッサ１１に
とって記憶ユニット２２が私的なランダム・アクセス記
憶ユニットであると考えられる構成になっている。

具体的には、記憶ユニット２２がマイクロプロセッサ１
１へ接続される態様は、概して他のランダム・アクセス
記憶ユニットがマイクロプロセッサへ通常接続される態
様と同じである。

かくて、マイクロプロセッサ１１は通常の如くデータを
記憶ユニット２２へ（又はそこから）転送することがで
きる。

しかし、記憶ユニット２２はホスト・プロセッサ１によ
って直接にアクセスされることができ、ホスト・プロセ
ッサ１はデータを記憶ユニット２２へ（又はそこから）
転送することができる。

しかし構成としては、ホスト・プロセッサ１による記憶
ユニット２２の直接アクセスは、マイクロプロセッサ１
１に対して透明であるようになっている。

かくて、記憶ユニット２２はマイクロプロセッサ１１及
びホスト・プロセッサ１の双方によって共用される共用
記憶ユニットの如く動作し、ホスト・プロセッサ１のア
クセスはマイクロプロセッサ１１に対して透明である。

ホスト・プロセッサ１は、バス８を介して■１０制御装
置２へ即値装置制御ブロック（ＩＤＣＢ）を送ることに
よって、■１０制御装置２におけるＩ１０１００開始又
は終了を生じさせる。

ＩＤＣＢは１バイトのＩ１０指令及び１バイトの装置ア
ドレスを含む。

本実施例において、これら２つの項目（１１０指令及び
装置アドレス）はバス８のアドレス・バス部分を介して
送り出される。

周辺装置３〜６の各々はそれぞれ独自の装置アドレスを
割当てられている。

アドレス・テ゛コーダ２３はバス８を監視する。

それが周辺装置３〜６の１個の装置アドレスが生じたこ
とを検出すると、それは出力線２４上にアドレス・ゲー
ト捕捉信号を発生する。

この信号は４バイト指令レジスタ・ファイル２５へ与え
られ、その時バス８上に現われている１バイトのＩ１０
指令をそこに記憶させる。

更に、アドレス・デコーダ２３は４ビツト装置選択バス
２６中の装置選択線の適当な１本を能動化する。

４本の装置選択線はＰＩＣユニット１４の異なった割込
み要求入力へ接続される。

ＰＩＣユニット１４は選択された周辺装置のための割込
み要求をバス１６を介してマイクロプロセッサ１１へ送
る。

マイクロプロセッサ１１はこの割込み要求を認識し、レ
ジスタ・ファイル２５から対応するＩ１０指令をフェッ
チする。

マイクロプロセッサ１１は、このＩ１０指令によって要
求された動作を開始する。

上記ホスト・プロセッサ１１０指令モードは、ホスト・
プロセッサと記憶ユニット２２との間でデータを転送す
るためにも使用される。

更に具体的には、■１０指令及び装置アドレスがバス８
上に発生する間に、ホスト・プロセッサ１又は記憶ユニ
ツｌ□ ２２からデータ・ワード（２バイト）ヲバス８
のデータ・バス部分に置くことができる。

書込み形Ｉ１０指令の場合、ホスト・プロセッサ１はデ
ータ・ワードをバス８上に置き、次いでそのようなデー
タ・ワードは記憶ユニット２２へ書込まれることができ
る。

逆に読出し形Ｉ１０指令の場合、記憶ユニット２２はデ
ータ・ワードをバス８上に置き、次いでそのようなデー
タ・ワードはホスト・プロセッサ１へ読出されることが
できる。

いずれの場合にも、記憶ユニット２２のアドレシングは
、バス８のアドレス・バス部分に現われるＩ１０指令ビ
ット及び装置アドレス・ビットの成るものによって達成
される。

換言すれは、ホスト・プロセッサ１は記憶ユニット２２
をアドレスするためのアドレス・ビット値を与える。

■１０制御装置２の構成は、ホスト・プロセッサによる
記憶ユニットのアクセスがマイクロプロセッサ１１によ
って実行されつつあるプログラムを中断しないようにな
っており、故にホスト・プロセッサによる上記アクセス
はマイクロプロセッサに対して透明（ｔｒａｎｓｐａｒ
ｅｎｔ）である。

ホスト・プロセッサ１とＩ１０制御装置２（具体的には
記憶ユニット２２）との間では、データ転送の第２のモ
ードが存在する。

この第２モードは所謂サイクル・スチール・データ転置
モードであり、個々のデータ・ワードの転送はＩ１０制
御装置２によって開始及び制御され、データ・ワードは
ホスト・プロセッサ主記憶装置７へ（又はそこから）サ
イクル・スチールされる。

通常、このサイクル・スチール・モードは、ホスト・プ
ロセッサ１と記憶ユニット２２との間で複数ワード・ブ
ロックのデータを転送するために使用される。

本実施例において、これらサイクル・スチール・データ
転送は直接メモリアクセス（ＤＭＡ）制御ユニット１３
によって監視され且つ制御される。

ＤＭＡ制御ユニット１３は、各々のデータ・ワード転送
について、サイクル・スチール・アドレス・レジスタ２
７を介してホスト・プロセッサ１へ第１アドレスを与え
、バス１６を介して記憶ユニット２２へ第２アドレスを
与える。

ホスト・プロセッサ１へ与えられたアドレスはデータが
転送されるべき主記憶装置７のロケーションを選択し、
記憶ユニット２２へ与えられたアドレスはデータが転送
されるべき記１意ユニット２２のロケーションを選択す
る。

データ・ワードは主記憶装置７へ（又はそこから）バス
１０を介してサイクル・スチール・モードで移動される
。

これはそのようなデータ転送がホスト・プロセッサ１に
よって実行されつつあるプログラムの中断を生じさせな
いことを意味する。

このサイクル・スチール・データ転送モードは、ＤＭＡ
制御ユニット１３において２つのチャネルを使用するこ
とを必要とする。

１つのチャネルはサイクル・アドレス・レジスタ２７ヘ
ホスト・プロセッサ主記憶装置アドレスを与え、他のチ
ャネルは記憶ユニット２２へＩ１０制御装置記憶ユニッ
トアドレスを与える。

更に、ＤＭＡ制御ユニット１３は、複数ワードより成る
データ・ブロックの中で転送されるべきワードがいくら
残っているかを追跡するワード・カウンタを含む。

ＤＭＡ制御ユニット１３の動作はホストＤＭＡ要求論理
ユニット２８によって制御される。

所与の複数ワード・サイクル・スチール転送動作につい
ては、ＤＭＡ制御ユニット１３中のアドレス・カウンタ
及びワード・カウンタが最初マイクロプロセッサ１１に
よって適当な開始値ヘセットされる。

次いで、マイクロプロセッサ１１は線２９を介して要求
論理ユニット２８へ適当な開始信号を出す。

その後、ＤＭＡ制御ユニット１３及び要求論理ユニット
２８は複数ワード・データ・ブロックのサイクル・スチ
ール処理を引継ぐ。

要求論理ユニット２８は、各々のワード転送のために、
線３１を介して初期接続割込み無雑用制御ユニット３０
ヘサイクル・スチール要求信号を送る。

ユニット３０は、それに応答してホスト・プロセッサ１
ヘサイクル・スチール要求信号を送る。

ホストプロセッサのチャネル９がデータ・ワード転送を
行なう準備を完了した時、それはユニット３０ヘサービ
ス・ゲート信号を送る。

ユニット３０はそれに応答してサービス・ゲート捕捉信
号を発生し、この信号は線３２を介して要求論理ユニッ
ト２８へ与えられるこの信号はＤＭＡ制御ユニット１３
の動作とチャネル９の動作とを協調させるために使用さ
れる。

初期接続割込み無雑用制御ユニット３０の詳細は米国特
許第４０３８６４２号に記載されているから、ここでは
重ねて説明しない。

これまでの説明から分るように、■１０制御装置２はホ
スト・プロセッサＩ１０指令によるデータ転送とＤＭＡ
制御ユニット１３によって制御される個別データ・ワー
ド・サイクル・スチール転送とをインクリーブする回路
を含むことが分る。

かくて、ホスト・プロセッサ１とＩ１０制御装置２との
間には、２つの異なったデータ転送モードが存在し、こ
れら２つのモードの個々の転送はインクリーブされて、
転送の最少の遅延及び転送相互間の最少の干渉を実現す
る。

ν 考慮すべき第３のデータ転送モードは、記憶ユニッ
ト２２と周辺装置３〜６との間のデータ転送である。

本実施例において、マイクロプロセッサ１１は記憶ユニ
ット２２と周辺装置３〜６との間でこのデータ転送を処
理し且つ制御するために使用される。

記憶ユニット２２から周辺装置３〜６へ転送の場合、記
憶ユニット２２をアドレスし、そこからマイクロプロセ
ッサ１１中の内部レジスタへデータ・バイトを転送する
ために、第１マイクロプロセツサ命令サイクルが使用さ
れる。

次いで、所望の周辺装置（１１０ユニツト）をアドレス
し、マイクロプロセッサの内部レジスタから選択された
１１０ユニツトへデータ・バイトを転送する為に、第２
のマイクロプロセッサ命令サイクルが使用される。

データを反対方向に転送する場合、この順序は逆にされ
る。

即ち、マイクロプロセッサ１１は所定のＩ１０ユニット
からデータ・バイトをフェッチし、次いで次の命令サイ
クルでそのデータ・バイトを記憶ユニット２２へ書込む
。

それぞれの周辺装置３〜６に対応する装置制御ユニット
１７〜２０は、データを記憶ユニット２２へ送る（又は
そこから受取る）準備がととのった時点をマイクロプロ
セッサ１１へ知らせる。

この通知動作はＰＩＣユニット１４へ送られる割込み要
求信号によって達成される。

そのような割込み要求の各々について、ＰＩＣユニット
１４はバス１６を介してマイクロプロセッサ１１へ割込
み要求を送る。

ＰＩＣユニット１４は優先順位解決手段を含む。

この解決手段は、複数の要求が受取られた時、これら要
求をマイクロプロセッサ１１へ通す順序を決定するよう
に動作する。

マイクロプロセッサ１１は、そのＩ１０データ転送活動
を実行する外に、通常ホスト・プロセッサ１で実行され
るプログラミング機能の成るものをオフロードするため
にも使用することができる。

例えは、マイクロプロセッサ１１は、通常ホスト・プロ
セッサ１でなされるナンバ・クランチング（ｎｕｍｂｅ
ｒｃｒｕｎｃｈｉｎｇ）の成るものを実行すること
ができる。

この方法としては、若干のものがある。

典型的な方法はホスト・プロセッサ１をして適幽なナン
バ・クランチング・プログラム・ルーチンを記憶ユニッ
ト２２へ転送せしめることである。

記憶ユニット２２へ転送されたルーチンは、後にホスト
・プロセッサ１からフランチされるべき数を受取り、ナ
ンバ・クランチングを実行し、次いでその結果をホスト
・プロセッサ１へ戻スタメ、マイクロプロセッサ１１に
よって必要とされる命令の全てを含む。

プログラム・ルーチンが転送された後、ホスト・プロセ
ッサ１がフランチされるべき１組の数を有する時、それ
は常に特定のＩ１０指令を介してこの事実をマイクロプ
ロセッサ１１へ知らせ、その数を記憶ユニット２２へ送
る。

その後時間が許せば、マイクロブ葡セッサ１１は、前に
記憶ユニット２２に記憶されたナンバ・クランチング・
プログラム命令の制御の下で、ナンバ・クランチングを
実行する。

ナンバ。クランチングを完了した後、マイクロプロセッ
サ１１はその結果をホスト・プロセッサ１へ戻す。

典型的には、ナンバ・クランチング・プログラム、フラ
ンチされるべき数、及びフランチの結果（１、ＤＭＡ制
御ユニット１３によって制御されるホスト・プロセッサ
・サイクル・スチール・モードによって、ホスト・プロ
セッサ１と記憶ユニツ１へ２２との間で転送される。

Ｉ１０制御装置２のホスト・プロセッサ・オフロード能
力の興味ある点は、Ｉ１０制御装置２ヘオフロードされ
る特定のホスト・プロセッサ機能が所望の場合に時々刻
々と変化されてよいことである。

かくて、例えば第１の時間中第１の形式のナンバ・クラ
ンチング動作がＩ１０制御装置２ヘオフロードされ、後
に第２の時間中第２の異なった形式のナンバ・クランチ
ング機能が１１０制御装置２ヘオフロードされて、最初
のナンバ・クランチング機能と置換えられてよい。

かくて、所望ならば、Ｉ１０制御装置２の使命は、ホス
ト・プロセッサ１によって時々刻々と変化させることが
できる。

〔第２図のＩ１０制御装置の説明〕第２Ａ図、第２Ｂ図、第２Ｃ図、第２Ｄ図を参照すると
、そこには第１図の１１０制御装置２の構成が詳細に示
される。

第２Ｃ図のユニット３３は第１図の初期接続割込み無雑
用制御装置３０の１部の機能を含む。

即ち、第２Ｃ図のユニット３３は、第１図の制御ユニッ
ト３０の割込み兼サイクル・スチール初期接続機能だけ
を含む。

本実施例において、「ワード」は２バイトより成り、「
バイト」は８ビツトより成るものとする。

第２Ａ図及び第２Ｃ図のバス８は２バイトのデ）−タ・
バス３４．２バイトのアドレス・バス３５、複数線より
成る制御バス３６より成る。

２バイト（１ワード）のデータ・バス３４は１６本の並
列データ・ビット線を含む。

これらの線は、２バイト・ホスト・プロセッサ・データ
・ワードの高順位バイトに対する第１の８ビツト・デー
タ・バス３４ａと、２バイト・データ・ワードの低順位
バイトに対する第２の８ビツト・データ・バス３４ｂと
に分れる。

同様に、アドレス・バス３５は１６本の並列アドレス・
ビット線より構成される。

これらの線は高順位アドレス・ビットに対する８ビツト
・アドレス・バス３５ａと、低順位アドレス・ビットに
対する８ビツト・アドレス・バス３５ｂとに分れる。

制御バス３６は約４５本の並列制御線より成る。

これらの制御線及びその機能は米国特許第４０３８６４
２号に詳細に説明されている。

第２Ｂ図及び第２Ｄ図のマイクロプロセッサ■１０バス
１６は１バイトのデータ・バス３７．２バイトのアドレ
ス・バス３８、複数線より成る制御バス３９より成る。

データ・バス３７は８本の並列データ・ビット線を有す
る。

アドレス・バス３８は１６本の並列アドレス・ビット線
を有し、これらの線は、高順位アドレス・ビットに対す
る第１の８ビツト・アドレス・バス３８ａと、低順位ア
ドレス・ビットに対する第２の８ビツト・アドレス・バ
ス３８ｂとに分けられる。

制御バス３９は約２５本の並列制御信号線を含む。

これらの線はマイクロプロセッサ１１の制御端子の数に
対応する。

更に制御バス３９は他の若干の制御線を含むが、これら
の線は他のユニットの制御端子に対応する。

これらの制御線についてはインテル８０８５Ａマイクロ
プロセツサに関してインテル社から発行されている各種
のユーザーマニュアル及び技術書中に詳細に説明されて
いる。

第２Ａ図に示されるように、記憶ユニット２２は実際に
は多数のランダム・アクセス記憶ユニットより成る。

その記憶ユニットの数はＭ対Ｎの比率に等しい。

ここではＭはホスト・プロセッサ・データ・バス３４の
幅を示し、Ｎはマイクロプロセッサ・データ・バス３７
の幅を示し、ＭはＮの倍数である。

本実施例において、Ｍは２バイトに等しく、Ｎは１バイ
トに等しく、Ｍ対Ｎの比率は２となる。

かくて、本実施例において、記憶ユニット２２は２個の
別個のランダム・アクセス記憶ユニット２２ａ及び２２
ｂより成り、各記憶ユニットは１バイトの幅を有する。

記憶ユニット２２ａは２バイト・データ・ワードの高順
位バイトを記憶するために使用され、かくてＨＰＩ１０
チャネル・バス８の高バイト・データ・バス３４ａへ接
続されている。

記憶ユニット２２ｂは２バイト・データ・ワードの低順
位バイトを記憶するために使用され、かくてチャネル・
バス８の低バイト・データ・バス３４ｂへ接続されてい
る。

記憶ユニツ）２２ａ及び２２ｂは新規なデータ・インタ
ーフェイス機構の１部である。

このインターフェイス機構は、Ｍが２に等しくＮが１に
等しい特定の場合に、Ｍバイト・データ・バスをＮバイ
ト・データ・バスへインターフェイスする。

かくて、もつと一般的に言えば、そのような別個の記憶
ユニットの数はＭとＮの比率に等しくされる。

かくて、例えばホスト・プロセッサが４バイトのデータ
・バスを有し、マイクロプロセッサが１バイトのデータ
・バスを有する場合、４個の別個の記憶ユニットが使用
される。

更に、もつと一般的に言えば、そのような記憶ユニット
の幅はＮに等しくされるべきである。

Ｎは２つのデータ・バスの狭い方の幅である。

更に、■１０制御装置２は記憶ユニット２２ａ及び２２
ｂのために別個の選択的に動作可能なＮバイト・データ
転送機構を含む。

本実施例において、このデータ転送機構は１バイト両方
向駆動器４０及び４１（第２Ａ図）の形式をとる。

これら駆動器の各々は、例えばインテル８２８６．８ビ
ット並列両方向バス駆動器であってよい。

駆動器４０の一方は８ビツト記憶バス４２を介して記憶
ユニット２２ａのデータ端子に接続され、駆動器４０の
他方（■１０端子）はデータ・バス３７へ接続される。

同様に、駆動器４１の一方は８ビツト記憶バス４３を介
して記憶ユニツｔ−２２ｂのデータ端子へ接続され、駆
動器４１の他方はデータ・バス３７へ接続される。

駆動器４０及び４１の各々は２個の制御信号（端子）を
有する。

即ち、それらは方向制御信号（端子）Ｄと出力能動制御
信号（端子）ＯＥである。

方向制御端子りがゼロ・レベルにあれば、データは右か
ら左へ流れることができ、Ｄがルベルにあれば、データ
は左から右へ流れることができる。

□出力能動端子ＯＥがゼロ・レベルにあれば、駆動器の
全ての出力線は高インピーダンス出力状態にセットされ
、駆動器は無能化され、データはそこを通ることができ
ない。

ＯＥ端子がルベルにセットされると、駆動器は能動化さ
れ、そして方向制御端子りの２進レベルによって決定さ
れる方向へデータを通す条件へ置かれる。

以下の説明で分るように、１駆動器４０及び４１は、デ
ータが記憶ユニット２２ａ及び２２ｂとデータ・バス３
７との間で転送されている時にのみ動作可能となる（能
動化される）。

更に、それらは交互に能動化され、データ・バス３７と
記憶ユニット２２ａ及び２２ｂの交互の１個との間で連
続的にデータ・バイトを転送する。

換言すれば、最初のデータ・バイトについては、駆動器
４０がオンにされ、駆動器４１がオフにされ、このデー
タ・バイトは記憶ユニット２２ａへ（又はそこから）転
送されるようにされる。

次のデータ・バイトについては、駆動器４１がオンにさ
れ、駆動器４０がオフにされ、データ・バイトは記憶ユ
ニット２２ｂから（又はそこへ）転送させられる。

このようにして、１時に１個のバイトのみがデータ・バ
ス３７へ（又はそこから）転送される。

更に、■１０制御装置２は選択的に動作可能なＭバイト
・データ転送機構を含む。

この転送機構は記憶ユニット２２ａ及び２２ｂのデータ
端子をＭバイトＨＰデータ・バスの１バイト・バスへ接
続するためのものである。

本実施例において、Ｍは２でＮは１であり、よって記憶
ユニッ）２２ａ及び２２ｂのデータ端子は２バイト・チ
ャネル・データ・バス３４の１バイト・データ・バス３
４ａ及び３４ｂのそれぞれへ接続される。

このデータ転送機構は１６ビツト両方向駆動器４４及び
４５．１６ビツト（２バイト）データ・レジスタ４６、
レジスタ制御ユニット４７を含む。

駆動器４４及び４５の各々は、例えば２個のインテル８
２８６．８ビット並列両方向、駆動器である。

図を簡明にするため、第２Ａ図においては、２個の８ビ
ツト駆動器の各組は１個のブロックとして表わされてい
る。

接続の方法は、記憶ユニッ’ｒ−２２ａが高バイト・デ
ータ・バス３４ａへ接続され、記憶ユニツｌ−２２ｂが
低バイト・データ・バス３４ｂへ接続されるようになっ
ているこれらの駆動器４４及び４５は、方向制御端子ＤＩ、Ｄ
３及び出力能動制御端子ＯＥ１、ＯＦ２を有する
。

この場合、方向制御端子りがゼロ・レベルである時、デ
ータ・フローの方向は左から右（データ・バス３４から
記憶ユニット２２ａ及び２２ｂへ）である。

さしあたり、方向制御信号及び出力能動制御信号は記憶
制御論理ユニット４８から得られるものと仮定する。

その発生の方法は後に論理ユニット４８の詳細を説明す
る時に説明する。

データ・レジスタ４６は、例えは１対のインテル８２８
２．８ビツト入出力ポート・ユニットである。

そのようなユニットの各々は８１固のバイポーラ・ラッ
チを含み、各ラッチは３状態出力バツフアを有する。

ラッチをロードするためにはストローブ信号ＳＴＢが使
用され、出力バッファを能動化するためには出力能動信
号ＯＥ２が使用される。

ラッチ出力バッファは、能動化されていない時、レジス
タ出力端子に高出力インピーダンスを与える。

本実施例において、データ・レジスタ４６の入力端子は
、その出力端子が接続されている同じデータ線へ接続さ
れる。

かくて、個々のビット入力端子は、実際には対応する個
々のビット出力端子へ接続されている。

これまでの説明から分るように、ストローブ信号及び出
力能動信号の双方が同時にルベルになる場合がある。

これはラッチ出力バッファが、ラッチがロードされつつ
ある時に、能動化されることを意味する。

これは許される条件であり、ラッチ又は出力バッファの
いずれに対しても害とならない。

更に、駆動器４５は駆動器４０及び４１のいずれかが能
動化されるのと同じ時間に能動化されることは決してな
い。

かくて、記憶ユニット２２ａ及び２２ｂのデータ端子は
データ・バス３４及びデータ・バス３７のいずれかへ接
続されることができるが、同時に双方のデータ・バスへ
は接続されない。

駆動器４５は記憶ユニット２２ａ及び２２ｂの双方から
（又は双方へ）同時にデータを転送するように働く。

これは駆動器４０及び４１によって実行される交互の１
バイト転送と対照的である。

データ・レジスタ４６の］」的は、■１０制御装置がデ
ータ・ワードの転送を望んでいる時、ホス１へ・プロセ
ッサ１がそのデータ・ワードを受取る準備がととのって
いない場合に（逆の場合にも）、２バイト・データ・ワ
ードを一時的に記憶することである。

例えば、■１０制御装置２力稍己憶ユニット２２ａ及び
２２ｂからデータ・ワードを読出すことができても、ホ
スト・プロセッサ１がそれを受取る準備をととのえてい
なければ、そのようなデータ・ワードは一時的にデータ
・レジスタ４６に保持される。

その後、ホスト・プロセッサ１が準備完了となった時、
駆動器４４が能動化されて、データ・レジスタ４６中に
保持されているデータ・ワードがデータ・バス３４上に
置かれる。

他方、ホスト・プロセッサ１がＩ１０制御装置２と同じ
時間に準備を完了していれば、駆動器４４及び４５の双
方は同時に能動化され、データ・ワードは直接にデータ
・バス３４へ通される。

この場合、データ・レジスタ４６の存在は意味がない。

データ・ワードが反対方向、即ちデータ・バス３４から
記憶ユニット２２ａ及び２２ｂへ転送されている時にも
同様に考えられる。

もし記憶ユニット２２ａ及び２２ｂが準備を完了してい
なければ、データ・ワードは一時的にデータ・レジスタ
４６中に保持され、記憶ユニツ）２２ａ及び２２ｂが準
備完了になるまで駆動器４５は能動化されない。

かくて、データ・レジスタ４６の使用は、ホスト・プロ
セッサ１とＩ１０制御装置２との間のタイミング差を考
慮に入れたものである。

アドレシングに関連した各種の機構を説明する前に、チ
ャネル・バス８上に異なった時間に現われる各種の項目
を考察しておくことが理解の手助けとなる。

これらの項目は第３図乃至第７図に示される。

具体的には、これらの図面はＩＢＭシリーズ／ＩＩ
１０チャネル・バスに必要なアーキテクチャ−上の要件
に従ってチャネル・バス８を使用する場合を示したもの
である。

第３図は即値装置制御ブロック（ＩＤＣＢ）のレイアウ
トを示す。

ホスト・プロセッサ１は、それがＩ１０指令をＩ１０制
御装置２へ送りたい場合に、上記ＩＤＣＢをバス８上に
置く。

ＩＤＣＢは４バイト制御ブロツクである。

その第１バイト（バイト０）は８ビツトのＩ１０指令で
あり、第２バイト（バイト１）は８ビツトの装置アドレ
スであり、第３及び第４バイト（バイト２及び３）は１
６ビツトの直接プログラム制御（ＤＰＣ）データ・ワー
ド又はサイクル・スチール装置制御ブロック（ＤＣＢ）
開始アドレスである。

Ｉ１０指４＞（バイ＋−０）は高バイト・アドレス・バ
ス３５ａへ送り出され、装置アドレスは低バイト・アド
レス・バス３５ｂへ送り出される。

ＤＰＣデータ・ワード又はサイクル・スチールＤＣＢ開
始アドレスの高及び低順位バイトは高バイト・データ・
バス３４ａ及び低バイト・データ・バス３４ｂのそれぞ
れへ送り出される。

高順位バイトはＩＤＣＢバイト２（ビット１６〜２３）
であり、低順位バイト■ＤＣＢバイト３（ビット２４〜
３１）である。

４１固のＩＤＣＢバイトの全ては同時に送り出される。

第７図は種々のＩ１０指令についてＩ１０１００意味及
び分類を示す。

Ｉ１０指令のビット１は読出し形（Ｒ）の動作か書込み
形Ｗの動作かを区別するために使用される。

読出し動作は、データその他の情報がＩ１０ユニットか
らホスト・プロセッサへ転送されるものであり、書込み
動作は、データその他の情報がホスト・プロセッサから
Ｉ１０ユニットへ転送されるものである。

Ｉ１０１００分類する他の方法は、それが直接プログラ
ム制御（ＤＰＣ）動作であるかサイクル・スチール動作
であるかによる。

まずＤＰＣ動作の場合を考えると、各々のＤＰＣ読出し
形指令はデータ又は状況情報の２バイト・ワードをＩ１
０制御装置２からホスト・プロセッサ１へ転送せしめる
。

各々のＤＰＣ書込み形指令はデータ又は制御情報の２バ
イト・ワードをホスト・プロセッサ１からＩ１０制御装
置２へ転送せしめる。

ＤＰＣデータ・ワード（ＩＤＣＢビット１６〜３１）は
データ・バス３４を介して転送され、記憶ユニット２２
ａ及び２２ｂへ記憶され、又はそこから転送される。

高順位バイト（バイト２又はビット１６〜２３）は記憶
ユニット２２ａへ記憶され（又はそこから読出され）、
低順位バイト（バイト３又はビット２４〜３１）は記憶
ユニット２２ｂへ記憶される（又はそこから読出される
）。

この形式のデータ転送は「ＤＰＣ」と呼ばれる。

何故ならば、各データ・ワードの転送はホスト・プロセ
ッサ・プログラムの直接制御の下にあり、ホスト・プロ
セッサは転送される各ワードのために別個のＩ１０指令
を出さなければならないからである。

前述した如く、ホスト・プロセッサ主記憶装置７への（
又はそこからの）データの実際のサイクル・スチールは
Ｉ１０制御装置２によって制御される。

しかし、そのようなサイクル・スチール動作を始める前
に、ホスト・プロセッサ１はＩ１０制御装置２ヘサイク
ル・スチール開始指令を送る必要がある。

サイクル・スチール開始指令のためのＩＤＣＢのバイト
２及び３（ビット１６〜３１）は、８ワードの装置制御
ブロック（ＤＣＢ）の第■ワード（ワード０）が記憶さ
れている主記憶装置７のアドレスを含む。

この８ワード装置制御ブロツクの典型的フォーマットは
第４図に示される。

この装置制御ブロックの主記憶装置開始アドレス（ワー
ド０アドレス）は、データ・バス３４を介して転送され
、記憶ユニット２２ａ及び２２ｂに記憶される。

その後、この主記憶装置開始アドレスはＩ１０制御装置
２によって使用される。

それは第４図に示される装置制御ブロック（ＤＣＢ）の
８ワードを主記憶装置７からサイクル・スチールするた
めである。

そのようなりＣＢワワーは記憶ユニット２２ａ及び２２
ｂへ転送され記憶される。

その後、マイクロプロセッサ１１はこれからＤＣＢワー
ドの成るものに含まれる情報を使用し、所望のデータ転
送サイクル・スチール動作のためにＤＭＡ制御ユニット
１３を適当な開始条件へ設定する。

その後、主記憶装置γへの（又はそこからの）データ・
ワードのサイクル・スチールは、ＤＭＡ制御ユニット１
３によって制御される。

これらデータ・ワードの個々の転送に関するバス８の使
用態様は第５図に示されるとおりである。

主記憶装置データ・アドレスはＩ１０制御装置２からホ
スト・プロセッサ１ヘアドレス・バス３５を介して転送
され、転送されるべきデータ・ワードはデータ・バス３
４を介して転送される。

主記憶装置アドレスは主記憶装置γ内のアドレスであっ
て、そこへ（又はそこから）データ・ワードが転送され
る。

データ・バス３４を介して転送されるデータ・ワードの
他の形式は、第６図に示される割込みＩＤワードである
。

この割込みＩＤワードはＩ１０制御装置２からホスト・
プロセッサ１へ送られるが、それはＩ１０制御装置２中
で生じた条件又は事象をホスト・プロセッサ１へ知らせ
、又は■１０制御装置２がサービスを必要とすること、
更に正確には装置アドレスによって指定された■１０ユ
ニットがサービスを必要とすることをホスト・プロセッ
サ１へ知らせるためである。

割込み情報パイ１〜（ＩＩＢ）は必要なサービスの形式
を指定する。

適当な割込みＩＤワードはマイクロプロセッサ１１によ
って記憶ユニット２２ａ及び２２ｂにセットされ、その
後記憶ユニット２２ａ及び２２ｂからデータ・バス３４
を介してホスト・プロセッサ１へ転送される。

第２Ａ図に示されるように、アドレス・デコーダ２３は
８ビツト・アドレス比較器５０を含む。

比較器５０の入力端子の１つは両方向駆動器５１を介し
て低バイト・アドレス・バス３５ｂへ接続される。

それはＩＤＣＢの装置アドレス・バイ１へを受取るため
である。

比較器５０の他の入力端子はアドレス・ジャンパ５２へ
接続される。

それは予め設定された装置アドレスを与えるためである
。

この装置アドレスはＩ１０制御装置２へ付加された周辺
装置（１１０ユニツ１〜）へ割当てられている。

低バイト・アドレス・バス３５ｂ上に現われる装置アド
レスがジャンパ５２によって与えられる装置アドレスの
１つと一致すれば、アドレス比較器５０は出力線５３上
に「制御装置選択」信号を発生する。

この時、もしホスト・プロセッサ１が制御バス３６のア
ドレス・ゲート線上にアドレス・ゲート信号を送り出し
ていれは（これは有効なＩＤＣＢがバス８上に存在して
いる時に起る）、ＡＮＤ回路５４はその出力線２４上に
アドレス・ゲート捕捉信号を発生する。

このアドレス・ゲート捕捉信号は駆動器５５を通して制
御バス３６のアドレス・ゲート・リターン線上にアドレ
ス・ゲート・リターン信号を発生する。

これは装置アドレスが正しく検出されたこと、且つＩ１
０制御装置２がＩＤＣＢデークデーへ進行する準備がで
きたことをホスト・プロセッサ１へ知らせる。

両方向、駆動器５１は、例えば２個のインテル８２８６
．８ビット並列両方向駆動ユニットから構成される。

図を簡明にするため、それは第２Ａ図において単一ブロ
ックとして示される。

これら８ビット駆動ユニットの１個は高バイト・アドレ
ス・バス３５ａを内部高バイト・アドレス・バス５６へ
接続し、他の１個は低パイ１〜・アドレス・バス３５ｂ
を内部像バイト・アドレス・バス５７へ接続する。

駆動器５１の方向は、方向制御信号（端子）Ｄがゼロ・
レベルにある時、駆動器５１はデータを左から右へ（換
言すれば、バス３５から内部バス５６及び５γへ）転送
するようにセットされる。

駆動器５１の出力能動制御信号（端子）ＯＥ（図示され
ず）は、電源へ永久的に接続され、駆動器５１の出力が
常に能動化されるようになっている。

従って、方向制御信号は通常ゼロ・レベルにあって左か
ら右へのデータ転送を可能にしているから、アドレス比
較器５０はほとんど連続的に低バイト・アドレス・バス
３５ｂを監視することができる。

監視することができない唯一の場合は、主記憶装置アド
レスがサイクル・スチール・アドレス・レジスタ２７に
よってホスト・プロセッサ１へ送られつつある時である
。

主記憶装置アドレスが転送される間、サイクル・スチー
ル・サービス・ゲー１−（Ｃ８／ＳＧ）捕捉信号が存在
して、方向制御端子りをルベルに置き、上記信号が存在
している限り、データ転送の方向が右から左になるよう
にされる。

サイクル・スチール・アドレス・レジスタ２７は１６ビ
ツト・レジスタであり、例えば１対のインテル８２８２
．８ビツト入出力ポート・ユニットから構成されてよい
。

ホスト・プロセッサ１へ送られるべき主記憶装置アドレ
スは、ＭＰアドレス・バス３８ａ及び３８ｂを介してＤ
ＭＡ制御ユニット１３から得られ、上記アドレスはＡＮ
Ｄ回路５８から与えられる出力信号によってアドレス・
レジスタ２７ヘストローブされる。

このストローブ（ＳＴＢ）信号は、ＡＮＤ回路５８がＭ
Ｐ制御バス３９のＭＥＭＷ（メモリ書込み）線から与え
られるＭＥＭＷ信号とＤＭＡ制御ユニット１３から与え
られるＤＡＣＫＯ信号とを受取った時に発生される。

これらの信号については、後に詳細に説明する。

アドレス・レジスタ２７のための能動信号は、駆動器５
１について説明したサービス・ゲート捕捉信号と同じも
のである。

もし必要ならば、アドレス・ジャンパ５２によって与え
られる装置アドレスは、８ビツト駆動器５９を介してＭ
Ｐデータ・バス３７へ与えられることができる。

具体的には、マイクロプロセッサ１１はアドレス・ジャ
ンパからのアドレスを低バイト記憶ユニット２２ｂへ転
送し、第６図に示される割込みＩＤワードの装置アドレ
スとすることができる。

第２Ａ図の線２４上にアドレス・ゲート捕捉信号が現わ
れると、いくつかの事象が生じる。

まず、それは装置選択デコーダ６０を能動化し、内部像
バイト・アドレス・バス５７上に現われる装置アドレス
を解読させ、且つその装置アドレスに対応する装置選択
線２６の１本を能動化させる。

例えば、アドレス・バス５７の装置アドレスが周辺装置
（■１０ユニット）Ａに対するものであれば、装置Ａ選
択線が付勢される。

前述した如く、装置選択線２６はＰＩＣ（プログラム可
能割込み制御）ユニット１４（第２Ｄ図）へ接続される
。

装置Ａ〜Ｄを選択する装置選択線の各々はＰＩＣユニッ
トのそれぞれの割込み要求入力へ接続される。

装置選択線の１本が能動化されると、それはＰＩＣユニ
ット１４をしてＭＰ制御バス３９を介してマイクロプロ
セッサ１１へ割込み要求信号を送らせる。

マイクロプロセッサ１１によって割込み要求が承認され
た後（制御バス３９の他の線上の割込み承認信号によっ
て）、ＰＩＣユニット１４はマイクロプロセッサ１１ヘ
コール（ＣＡＬＬ）命令を送る。

このＣＡＬＬ命令はマイクロプロセッサ１１を適当なサ
ービス・ルーチンへブランチさせ、■１０指令が指向さ
れているＩ１０ユニットのためにそのＩ１０指令を処理
させる。

Ｉ１０制御装置２へ取付けられたＩ１０ユニットの各々
のために、制御プログラム記憶ユニット１２（第２Ｂ図
）の中には別個の処理サービス・ルーチンが記憶されて
いる。

ここで注意すべきは、第２図のＩ１０制御装置は第１図
に示されるＰＩＣユニット１４の外に第２のＰＩＣユニ
ット６１を使用することである。

ＰＩＣユニット６１はＰＩＣユニット１４と階段状に接
続され、２倍の割込み要求を処理することのできる１個
の割込み制御ユニットを構成している。

２個のＰＩＣユニットが階段状になった場合の動作はイ
ンテル社の技術文献中に十分に記載されており、ここで
重ねて説明しない。

アドレス・ゲート捕捉信号が線２４上に現われたことに
よって生じる第２の事象は、内部アドレス・バス５６上
に現われたＩ１０指令が指令レジスタ・ファイル２５へ
記憶されることである。

指令レジスタ・ファイル２５は、例えば２個のテキサス
・インスツルメンツ形５Ｎ７４ＬＳ６７０．４×４レジ
スタ・ファイルから構成される。

これらのレジスタ・ファイルはテキサス・インスツルメ
ンツ社によって製造され市販されている。

２個の４ビツト幅レジスタ・ファイルは協動して８ビツ
ト（１バイト）幅を有する単一のレジスタ・ファイルと
して動作し、４個の１バイト・ロケーションが別個にア
ドレス可能である。

換言すれは、レジスタ・ファイル２５は４個のアドレス
可能な１バイト・レジスタのスタックとして動作する。

レジスタ・ファイル２５の構成は、バイト・ロケーショ
ンの１つへ書込むと同時に他のバイト・ロケーションか
ら読出することができるように構成されているＣ線２４
上のアドレス・ゲート捕捉信号はレジスタ・ファイル２
５の書込み能動端子へ印加され、低バイト・アドレス・
バス５７上の２個の低順位アドレス・ビットがレジスタ
・ファイル２５の書込み選択（書込みアドレシング）端
子へ印加される。

本実施例において、Ｉ１０制御装置２へ取付けられた４
個の周辺装置は４つの連続した装置アドレスを割当てら
れる。

この場合、バス５７」−に現われる２個の低順位装置ア
ドレス・ビットは４つのＩ１０装置アドレスを識別する
のに十分である。

かくて、レジスタ・ファイル２５にある１バイト・ロケ
ーションの各々は、丁１０制御装置２へ取付けられたそ
れぞれの周辺装置へ割当てられる。

ここではバス５７上にある２個の低順位アドレス・ピッ
１〜は周辺装置に対して次の関係を有するものとする。

Ｒ（Ｊち、ＯＯは周辺装置Ａに対応し、０１は周辺装置
Ｂに対応し、１０は周辺装置Ｃに対応し、１１は周辺装
置りに対応する。

バス５６上に現われるＩ１０指令は、それが指向されて
いる周辺装置（装置アドレス）に従って、レジスタ・フ
ァイル２５中のロケーションに記憶される。

かくて、周辺装置ＡのためのＩ１０指令はＯＯロケーシ
ョンに記憶され、周辺装置Ｂのための指令は０１０ケー
シヨンに記憶される。

以下同様である。マイクロプロセッサ１１はレジスタ・
ファイル２５からのＩ１０指令の読出しを制御する。

具体的には、マイクロプロセッサ１１はメモリ読出しく
メモリからの移動）命令を実行する。

その命令において、マイクロプロセッサ１１がアドレス
・バス３８上に置いたアドレスはチップ選択（Ｃ８）５
信号を発生するようなものであり、アドレス・バス３８
上にある２個の低順位アドレス・ビットは、レジスタ・
ファイル２５中の所望のバイトを選択するようなもので
ある。

Ｃ８５信号はレジスタ・ファイル２５の読出し能動端子
へ与えられ、２個の最低順位アドレス・ビットはレジス
タ・ファイル２５の読出し選択端子へ与えられる。

これは所望のＩ１０指令を読出させ、このＩ１０指令は
バス６２及びＭＰデータ・バス３７を介してマイクロプ
ロセッサ１１へ転送される。

更に、Ｉ１０制御装置２はアドレス選択器６３を含む。

アドレス選択器６３はＭＰアドレス・バス３８又はＩ（
Ｐアドレス・バス３５から記憶ユニット２２ａ及び２２
ｂのアドレス回路ヘアドレス・ビットを選択的に転送す
る。

かくて、記憶ユニット２２ａ及び２２ｂはホスト・プロ
セッサ１又はバス１６へ接続されたアドレス発生ユニッ
トの１個によってアドレスされることができる。

本実施例の場合、マイクロプロセッサ１１及びＤＭ
Ａ制御ユニット１３の各々は、記憶ユニット２２ａ及
び２２１）をアドレスするために、バス１６ヘアドレス
を与えることができる。

このマイクプロセッサ・バス・アドレシングはバス６４
及び６５によって示される。

これらバスの各々はＭＰアドレス・バス３８ａ及び３８
ｂをアドレス選択器６３の１組の入力端子へ接続する。

アドレス選択器６３の第２組の入力端子は内部アドレス
・バス５６及び５７へ接続される。

これらのアドレス・バスはそれぞれＨＰアドレス・バス
３５ａ及び３５ｂへ接続される。

記憶制御論理ユニット４８から与えられる制御信号の制
御の下で、アドレス選択器６３は上記２絹のアドレス入
力のいずれかが記憶ユニット２２ａ及び２２ｂのアドレ
ス端子へ与えられるべきかを選択する。

共通のアドレス・バス６６で示されるように、アドレス
選択器６３の出力端子に現われるアドレス値は、常に記
憶ユニット２２ａ及び２２ｂの双方へ与えられる。

アドレス選択過程の詳細は、後に第１３図を参照して説
明する。

アドレス選択器６３は、例えば４個のテキサス・インス
ツルメンツ形５Ｎ７４ＬＳ２５７Ａ２ライン・データ選
択ユニットより構成される。

これらのユニットはテキサス・インスツルメンツ社から
市販されており、４本の出力線のために２−１選択を処
理することができる。

従って、４個のそのようなユニットは、１６本の出力線
のために２−１選択を処理することができる。

これら１６本の出力線の成るものは記憶ユニット２２ａ
及び２２ｂをアドレスするために使用されず、接続され
ないままに残される。

ここで、記憶制御論理ユニット４８によって発生され且
つ線６７を介してアドレス選択器６３へ与えられるＨＰ
接続許容信号は、アドレス・ゲート捕捉信号に応答して
発生されその信号に対応するものであると理解されたい
。

これは現時点での説明としては、大体において正しく且
つ十分なものである。

線６７上のＨＰ接続許容信号が２進のルベルであれば、
それはアドレス選択器６３を左方の入力端子ヘスイツチ
させ、ＭＰアドレス・バス・ビットを記憶ユニット２２
ａ及び２２ｂへ与えさせる。

逆に、ＨＰ接続許容信号が線６７上に存在していなけれ
ば、それは２進のＯレベルであり、アドレス選択器６３
は右方入力端子を選択するようにスイッチされ、ＭＰア
ドレス・バス・ビットが記憶ユニット２２ａ及び２２ｂ
へ接続される。

これまでの説明から分るように、線２４上にアドレス・
ゲート捕捉信号が現われると、それは３つの主たる事象
を生じさせる。

第１に、それは装置選択デコーダ６０を能動化して、Ｐ
ＩＣユニット１４へ独特の装置表示信号を与えさせる。

第２に、それはＩ１０指令をレジスタ・ファイル２５中
に記憶させる。

第３に、それはホスト・プロセッサによって引出された
アドレスを記憶ユニット２２ａ及び２２ｂへ与えさせる
。

これは、駆動器４４及び４５及びデータ・レジスタ４６
へ与えられる制御信号とあいまって、ＩＤＣＢのデータ
・ワード部分をＨＰデータ・バス３４から記憶ユニット
２２ａ及び２２ｂへ（又はその逆へ）転送せしめる。

かくて、即値装置制御ブロック（ＩＤＣＢ）の４個のバ
イトの全ては、それらがホスト・プロセッサ１によって
バス８上に置かれた時点で、■１０制御装置２によって
取入れられる。

更に、このＩＤＣＢバイトの取入れはマイクロプロセッ
サ１１に対して透明である。

マイクロプロセッサ１１は、後にそれがＰＩＣユニット
１４から割込み要求を受取り且つ受入れる場合を除いて
、上記の事象が生じたことを知らない。

即値装置制御ブロック（ＩＤＣＢ）がホスト・プロセッ
サ１によって与えられた時、■１０制御装置２は常にそ
のＩＤＣＢを受入れることができるという事実は、Ｉ１
０制御装置２が決してホスト・プロセッサ１へ「■１０
制御装置ビジィ」信号を送る必要はないということを意
味する。

もちろん、これはホスト・プロセッサ側でも損失時間が
生じるのを防止する。

更に、■１０制御装置２はチップ選択デコーダ６８を含
む。

チップ選択デコーダ６８は、アドレス・バス３８ａ上の
高順位アドレス・ビットに応答して、それを解読して各
種のチップ選択信号ｃｓｏ、Ｃ８１、Ｃ８２・・””
Ｃ８ｎを発生する。

これらのチップ選択信号は、Ｉ１０制御装置２中の異な
ったユニットを選択又は能動化するために使用される。

かくて、例えばチップ選択信号Ｃ８Ｏは制御プログラム
記憶ユニット１２を選択するために使用され、チップ選
択信号Ｃ８１はＡＡＮＤ回路６９を介して駆動器４１を
能動化するために使用され、チップ選択信号Ｃ３２はＡ
ＮＤ回路７０を介して駆動器４０を能動化するために使
用される。

更に、Ｃ８１及びＣ８２信号は記憶ユニット２２ａ及び
２２ｂの異なった１つを選択するために使用される。

これは記憶制御論理ユニット４８を介して達成される。

Ｃ８３チツプ選択信号は、論理ユニット４８を介して、
記憶ユニット４８を介して、記憶ユニット２２ａ及び２
２ｂの双方を同時に選択するために使用される。

この同時的選択は、ＤＭＡ制御ユニット１３によって制
御されるサイクル・スチール動作の間、ＨＰデータ・バ
ス３４と記憶ユニット２２ａ及び２２ｂとの間でデータ
・ワードを転送するためになされる。

かくて、Ｃ８３チツプ選択信号を発生するために、アド
レスをチップ選択デコーダ６８へ与えるのはＤＭＡ制御
ユニット１３である。

第２Ｄ図を参照すると、バス１６へ取付けることのでき
る４個の周辺装置（■１０ユニット）の例が示される。

最初の周辺装置はキーボード兼ＣＲＴディスプレー７１
であり、それに関連して直列通信インターフェイス７２
が設けられる。

第２の周辺装置はキーボード兼ＣＲＴディスプレーＴ３
であり、それに関連して直列通信インターフェイス７４
が設けられる。

第３の周辺装置はワイヤ・マトリクス・プリンタ７５で
あり、それに関連してプリンタ制御ユニット７６が設け
られる。

第４の周辺装置はフロッピーディスク７７であり、それ
に関連してフロッピーディスク制御ユニット７８が設け
られる。

直列通信インターフェイス７２及び７４は、例えばイン
テル８２５１Ａプログラム可能通信インターフェイス・
ユニットである。

これは汎用の同期／非同期送受信装置（ＵＳＡＲＴ）で
あり、現在インテル社によって製造され且つ市販されて
いる。

プリンタ制御ユニット７６は例えばインテル８０４８又
はインテル８０４９マイクロプロセツサである。

フロッピーディスク制御ユニット７８は、例えばインテ
ル８２７１プログラム可能フロツピ・−ディスク制御装
置である。

これまで挙げた形式の周辺装置及び装置制御ユニットは
例示的なものである。

多様な形式の周辺装置が利用可能であり、それらをバス
１６へ取付けることができる。

〔第２図のＩ１０制御装置の動作〕第２図のＩ１０制御装置２の典型的データ転送動作を考
えるに当って、最初にＩ１０ユニットカら受取られた連
続的データ・バイトは高バイト記憶ユニット２２ａ及び
低バイト記憶ユニツ１へ２２ｂに交互に記憶されること
に注意されたい。

データがＩ１０ユニットからホスト・プロセッサ１へ転
送される場合を考えると、■１０ユニットは例えばキー
ボード兼ＣＲＴディスプレーγ１であり、データ・ビッ
トはユニット７１から直列通信インターフェイス（直並
列変換回路／並直列変換回路）７２へ遂次に転送される
。

データの第１バイトがインターフェイス７２中でアセン
ブルされた後、それはＭＰデータ・バス３７を介してマ
イクロプロセッサ１１へ転送され、次いでマイクロプロ
セッサ１１からデータ・バス３７及び駆動器４０を介し
て高バイト記憶ユニット２２ａへ転送される。

データの第２バイトがインターフェイス７２によってア
センブルされた後、それはＭＰデータ・バス３７を介し
てマイクロプロセッサ１１へ転送され、次いでＭＰデー
タ・バス３７及び駆動器４１を介して低バイト記憶ユニ
ット２２ｂへ転送される。

以後の連続したバイトは同じようにして高バイト記憶ユ
ニツｈ２２ａ及び低バイト記憶ユニット〜２２ｂへ
交互に記憶される。

即ち第３、第５、第７・・・・・・のバイトは高バイト
記憶ユニット２２ａに記憶され第４、第６、第８・・・
のバイトは低バイト記憶ユニツｌ−２２ｂ中に記憶され
る。

問題の■１０ユニツ１〜について所望量のデータが記憶
ユニット２２ａ及び２２１〕に集積された後に、そのデ
ータはホスト・プロセッサ１へ転送される。

データがホスト・プロセッサ１へ転送される時、それは
１時に２バイト（又は１ワード）ずつ転送される。

換言すれば、高順位バイトが記憶ユニット２２ａから読
出されるのは、低順位バイトが記憶ユニット２２ｂから
読出されるのと同時であり、双方のバイトは１駆動器４
５及び４４及びＨＰデデー・バス３４を介してホスト・
プロセッサ１へ同時に転送される。

中間ステップとして、２バイト・データ・ワードは１６
ビツト・データ・レジスタ４６中に一時的に記憶されて
よい。

この中間ステップ（これはホスト・プロセッサが十分に
早く応答する場合には実行されない。

）は、制御ユニット・タイミングとホスト・インターフ
ェイス初期接続タイミングとの調整を可能にする。

データが反対方向へ（即ち、ホスト・プロセッサからＩ
１０ユニットへ）転送されている時、反対の現象が起る
。

各々の２バイ１へ・データ・ワードがＨＰデータ・バス
３４を介してＩ１０制御装置２へ送られ、高順位バイト
は記憶ユニット２２ａに記憶され、低順位バイトは記憶
ユニツｔ−２２ｂに記憶される。

続いて転送されるデータ・バイトは高バイト記憶ユニッ
ト２２ａ及び低バイト記憶ユニツｔ−２２ｂから交互に
取られる。

別個の高バイト及び低バイト記憶ユニット２２ａ及び２
２ｂを設けたことは、バイトからワードへ（又はワード
からバイトへ）の自動的形式化を可能とする。

これはＩ１０制御装置２に組込まれた新規な発明思想で
ある。

第２図の実施例において、■１０ユニットと記憶ユニッ
ト２２ａ及び２２ｂとの間のデータ転送はマイクロプロ
セッサ１１によって制御される。

Ｉ１０ユニットがデータ・バイトの転送の準備をととの
えた時、それはＰＩＣユニット６１へ割込み要求（ＩＲ
Ｏ〜６）を与える。

次いで、ＰＩＣユニット６１は割込み要求をマイクロプ
ロセッサ１１へ送り、上記割込み要求はマイクロプロセ
ッサ１１をして記憶ユニット２２からＩ１０ユニットへ
（又はその逆へ）データ・バイ１へを転送する命令ルー
チンを実行させる。

マイクロプロセッサ１１へ入る割込み線はＭＰ制御バス
３９中の制御線の１本である。

第２図の実施例において、データは通常ホス１〜・プロ
セッサ１と記憶ユニット２２ａ及び２２ｂとの間をサイ
クル・スチール・モードで転送される。

これらのサイクル・スチール動作はＤＭＡ−制御ユニッ
ト１３及びホスｌ−ＤＭＡ要求論理ユニット２８によっ
て制御される。

ＤＭＡ制御ユニット１３の内部構成は第１０図を参照し
て後に説明される。

ＤＭＡ制御ユニット１３は４個の別個のアドレス・カウ
ンタを含み、これらのカウンタは通常４個の異なったＩ
１０ユニットのためにｌ）ＭＡ動作を実行する際に使用
される。

しかし、本実施例のＩ１０制御装置２においては、この
ＤＭＡ制御ユニット１３は普通のようには使用されない
。

即ち、ＤＭＡアドレス・カウンタの１個はホストプロセ
ッサ主記憶装置アドレスを追跡するために使用され、Ｄ
ＭＡアドレス・カウンタの他の１個は記憶ユニット２２
ａ及び２２ｂのアドレスを追跡するために使用される。

特定のＤＭＡ要求線（ＤＲＱＯ〜１）が能動化されると
、ＤＭＡ制御ユニット１３は対応するアドレス・カウン
タ・アドレスをＭＰアドレス・バス３８へ置く。

もし２本以上のＤＲＱ線が同時にアクチブになると、Ｄ
ＭＡ制御ユニット１３内の優先順位解決手段が１時に１
つの要求を適当な順序で選択しそれを処理する。

所与のデータ・ワード転送について、ホストＤＭＡ要求
論理ユニット２８はまずＤＲＱＯ線を能動化する。

これは、ＤＭＡ制御ユニット１３をして、このデータ・
ワード転送のために使用されるべきホスト・プロセッサ
主記憶装置アドレスをＭＰアドレス・バス３８上に置か
せる。

次いで、このアドレスはサイクル・スチール・アドレス
・レジスタ２７の中ヘストロープされ、次いでそれは駆
動器５１を介してＨＰアドレス・バス３５に置かれる。

主記憶装置アドレスがサイクル・スチール・アドレス・
レジスタ２７の中ヘストロープされた後の適当な時点に
、ＤＲＱ１要求線がＤＭＡ制御ユニット１３によって能
動化もしくは認識され、ＤＭＡ制御ユニット１３は記憶
ユニット２２ａ及び２２ｂの記憶アドレスをＭＰアドレ
ス・バス３８上に置く。

次いで、このアドレスはアドレス選択器６３を介して記
憶ユニット２２ａ及び２２ｂへ転送される。

このアドレスは、データ・ワードが転送されるべき記憶
装置２２のアドレスである。

上記のＤＲＱＯ／ＤＲＱ１シーケンスは、転送されるべ
き各データ・ワードについて反復されるにれら転送のた
めに使用されつつある２個のＤＭＡアドレス・カウンタ
は、各データ・ワード転送の後に増進される。

更に、ホス１−ＤＭＡ要求論理ユニット２８はサイクル
・スチール要求の発生を開始する。

これらのサイクル・スチール要求はホスト・プロセッサ
１へ送られる。

そのような要求の各々は、ＤＲＱＱ信号の前縁がＤＭＡ
制御ユニット１３へ送られた後に直ちに開始される。

〔第８図のマイクロプロセッサの説明〕第８図は第２図のマイクロプロセッサ１１の内部構成の
例を詳細に示す。

第８図に示されるマイクロプロセッサはインテル８０８
５Ａ単一チツブ８ビツト・マイクロプロセッサである。

第８図に示される略語のうち、ＲＤは「読出し」、ＷＲ
は「書込み」、ＡＬＥは「アドレス・ラッチ能動」、Ｈ
ＬＤＡは「保留承認」を意味する。

ＳＯ及び８１線はデータ・バス状況線であり、１０７Ｍ
線は読出し／書込みが「メモリ読出し／書込み」である
か、「■１０読出し／書込み」であるかを示す。

ＩＮＴＡは「割込み承認」を意味する。３個のＲ８Ｔ入
力は「割込みリスタート」入力の意味である。

第９図はマイクロプロセッサ１１の典型的命令サイクル
について如何なる事象が生じるかを示すタイミング図で
ある。

第９図に示される特定の命令サイクルはアラ）（ＯＵＴ
）命令に関するものである。

このＯＵＴ命令はマイクロプロセッサ・アキュームレー
ク・レジスタの内容をＭＰデータ・バス３７上に置き、
それをＭＰアドレス・バス３８−ヒのアドレスで指定さ
れたＩ１０ポートへ転送させる。

実際には、「■１０ポート」の語は不正確である。

何故ならば、アキュームレーク・レジスタの内容は、マ
イクロプロセッサ・バスへ接続され且つＭＰアドレス・
バス３８上に現われる特定の「ポート」アドレスに応答
し又は選択される任意の構成要素又は装置へ転送され得
るからである。

８０８５Ａマイクロプロセツサの特徴は、低順位アドレ
ス・ビット（ビットＯ〜７）が、８０８５Ａのデータ・
バス出力上で時間多重化されることである。

第８図及び第２Ｂ図に示されるようにこれら低順位アド
レス・ビットはマイクロプロセッサのアドレス・ラッチ
能動（ＡＬＥ）出力パルスによって８ビツト・ランチ８
０へ即時にラッチされる。

ラッチ８０はＭＰアドレス・バス３８ｂを駆動させる。

第２Ｂ図に示されるＩＯ／Ｍデコーダ８１はマイクロプ
ロセッサＲＤ、ＷＲ，ＩＯ／Ｍ出力信号を次のような普
通の信号に変換する。

即ち、それらの信号はＭＥＭＲ，ＭＥＭＷ、ＩＯＲ，Ｉ
ＯＷであり、これらはこの順序でそれぞれ「メモリ読出
し」、「メモリ書込み」、「■１０読出し」、「■１０
書込み」を意味する。

１０／Ｍデコーダ８１によって発生されたこれら４つの
信号は、ＭＰ制御バス３９の４本の別個の制御線上に与
えられる。

これらの信号はＩ１０制御装置２の他の各種のユニット
によって発生される。

更に、ＤＭＡ制御ユニット１３もこれら４本の制御線へ
接続され、ＭＥＭＲ，ＭＥＭＷ、ＩＯＲ，ＩＯＷ信号を
発生することができる。

マイクロプロセッサ１１のレディ制御端子１５３は注目
に値する。

それは、マイクロプロセッサ１１を「待ち」状態に置く
ため、外部回路を能動化する手段を与える。

具体的に説明すれば、マイクロプロセッサ１１は、外部
のレディ信号の不存在に応答してマイクロプロセッサ１
１を「待ち」状態に置く内部回路を含む。

レディ信号が再び現イっれる時、マイクロプロセッサ１
１はあたかも何事も起らなかったかの如くその動作を再
開する。

〔第１０図のＤＭＡ制御ユニットの説明〕第１０図は第
２図の直接メモリ・アクセス（ＤＭＡ、）制御ユニット
１３の内部構成の例を詳細に示す。

第１０図に示されるＤＭＡ制御ユニットはインテル８２
５７単−チツブ４チヤネル・プログラム可能Ｉ）ＭＡ制
御装置である。

第１０図に示される略語の意味は次のとおりである。

略語意味ＩＯＲＩ１０読出しＩＯＷＩ１０書込みＣ８チップ選択ＨＲＱ保留換求ＨＬＤＡ保留承認ＭＥＭＲメモリ読出しＭＥＭＷメモリ書込みＡＥＮアドレス能動ＡＤＳＴＢアドレス・ストローブＴＣ端
子カウントＤＲＱＤＭＡ要求ＤＡＣＫＤＭＡ承認ＤＭＡ制御ユニット１３は４個の別個のチャネル（ずな
４つも、チャネル０〜３）を含む。

これらのチャネルは通常４個の異なったＩ１０ユニット
のためＤＭＡ動作を実行するために使用される。

各チャネルはそれ自体のアドレス・カウンタとパイ１〜
・カウンタを含む。

かくて、チャネル０はアドレス・カウンタ８２とバイト
・カウンタ８３とを含み、チャネル１はアドレス・カウ
ンタ８４とバイト・カウンタ８５とを含み、チャネル２
はアドレス・カウンタ８６とパイ１へ・カウンタ８７と
を含み、チャネル３はアドレス・カウンタ８８とバイト
・カウンタ８９とを含む。

各アドレス・カウンタの目的は、特定のＩ１０ユニット
のために、記憶ユニットをアドレスするのに必要なアド
レスを与えることである。

これらのアドレスは、問題のＩ１０ユニットからデータ
を受取る（又はそのＩ１０ユニットへデータを与える）
べき記憶ロケーションのアドレスである。

各バイト・カウンタの目的は、その特定のＩ１０ユニッ
トのため多バイト・ブロックのデータが転送される場合
に、転送されるべく残っているバイト数を与えることで
ある。

１１０ユニツトのために各バイトが転送された後、関連
するＤＭＡアドレス・カウンタは増進され、バイト・カ
ウンタは減少される。

更に、ＤＭＡ制御ユニット１３は、２本以上のＤＭＡ要
求（ＤＲＱ）人力線が同時にアクチブになる場合を処理
するため、優先順位解決手段を含む。

この場合、優先順位解決手段９０は、１時に１つの要求
を適当な順序で選択し且つ処理する。

後に詳細に説明するように、ＤＭＡ制御ユニット１３は
循環優先順位モードで動作される。

この循環優先順位モードにおいて、チャネルの優先順位
は循環シーケンスを有する。

各々のＤＭＡチャネルがサービスされた後、各チャネル
の優先順位は変化する。

サービスされたばかりのチャネルは最低順位を与えられ
る。

第１１図は２つの連続した典型的ＤＭＡザイクルについ
て、各種のＤＭＡ信号波形を示すタイミング図である。

ＤＭＡ制御ユニット１３は、アクチブでない時は遊び状
態ＳＩにある。

、ＤＭＡ制御ユニット１３は、マイクロプロセッサ１１
によってなされる場合と同じようにして、そのデータ・
バス出力から得られたアドレス・ビットの成るものを時
間多重化する。

しかしＤＭＡ制御ユニット１３の場合、多重化されるの
は高順位アドレス・ビット（８〜１５）である。

第２Ｂ図に示されるように、これらの高順位アドレス・
ビットは、ＤＭＡ制御ユニット１３によって発生される
アドレス・ストローブ（ＡＤＳＴＢ）によって、１組の
（８個の）ラッチ回路９１へ直ちにラッチされる。

注意すべき他の点は、ＤＭＡ制御ユニット１３がアクチ
ブである時、マイクロプロセッサ１１の動作は、それを
「保留」状態におくことによって一時停止されることで
ある。

更に具体的には、ＤＭＡ制御ユニット１３がＤＭＡ要求
（ＤＲＱ）を受取った後、暫くしてそれはＭＰ制御バス
３９の１保留」線を介してマイクロプロセッサ１１の「
保留」端子へ「保留要求１（ＨＲＱ）を送る。

マイクロプロセッサ１１が「保留」状態に入り且つその
状態にとどまる限り、それはＤＭＡ制御ユニット１３へ
保留承認（ＨＬＤＡ）信号を与える。

このＨＬＤＡ期間の間、マイクロプロセッサ１１の
データ及びアドレス出力は３状態（又は高インピーダン
ス条件）に置かれ、ＭＰデータ・バス３７及びＭＰアド
レス・バス３８は影響を受けなＧ）。

更に、マイクロプロセッサ・アドレス・ラッチ８０及び
ＩＯ／Ｍデコーダ８１はアドレス能動（ＡＮ’Ｅ）信号
によって高インピーダンス条件におかれる。

かくて、ＨＬＤＡ期間の間、ＤＭＡ制御ユニット１３は
ＭＰアドレス・バス３８上にアドレスを置くことができ
、これらアドレスに応答する装置又は構成要素は、マイ
クロプロセッサからの干渉を受けることなく、ＭＰデー
タ・バス３７上にデータを置くことができる。

ＭＰデータ・バス３７上にデータを置くこと、及びそこ
からデータを読出すことは、ＤＭＡ制御ユニット１３に
よって発生される読出しパルス及び書込みパルスによっ
て制御される。

ＤＭＡ制御ユニット１３に対するレディ入力制御線１５
３は、マイクロプロセッサ１１がそのレディ入力制御線
によって与えられるのと同じ機能をＤＭＡ制御ユニット
１３へ与える。

具体的には、レディ信号が存在している時（レディ線が
２進のルベル）、ＤＭＡ制御ユニット１３はその通常の
態様で動作する。

他方、レディ信号が不在である時（レディ線が２進の０
レベル）、ＤＭＡ制御ユニット１３は「待ち」状態へ行
き、現在のＤＭＡサイクルを完了する前にレディ信号が
再び現われるのを待機する。

典型的アプリケーションにおいて、ノットレディ機能は
、比較的遅い記憶ユニットの場合に、待ち状態を伴う記
憶装置の読出しサイクル及び書込みサイクルを延長する
ために使用される。

〔第１２図の割込み兼サイクル・スチール初期接続ユニ
ットの説明〕ここで第１２Ａ図及び第１２Ｂ図を参照すると、そこに
は第２Ｃ図の割込み兼サイクル・スチール初期接続ユニ
ット３３の内部構成が詳細に示される。

このユニットは、２つの異なった場合にホスト・プロセ
ッサ１との初期接続信号シーケンスを処理する。

第１の場合は、Ｉ１０制御装置２が、ホスト・プロセッ
サ主記憶装置７へ（又はそこから）データ・ワードをサ
イクル・スチールするために、ホスト・プロセッサ１ヘ
サイクル・スチール要求を与える場合である。

第２の場合は、Ｉ１０制御装置がホスト・プロセッサ１
へ割込み要求を与えたい場合である。

まず、サイクル・スチール要求の場合を考えると、サイ
クル・スチール要求信号は線３１を介してホス１−ＤＭ
Ａ要求論理ユニット２８から受取られ、サイクル・スチ
ール要求ラッチ９２をセットする。

これはラッチ９２の出力にサイクル・スチール要求信号
を発生し、この信号はＡＮＤ回路９３を介してＨＰ制御
バス３６中のサイクル・スチール要求イン線へ転送され
る。

そのうちに、ホスト・プロセッサ１はこのサイクル・ス
チール要求を認識し、ＨＰ制御バス３６のポールＩＤバ
ス９４上に５ビツトのポールＩＤ信号を送り出し、且つ
制御バス・ポール線９５上にポール信号を送り出す。

サイクル・スチール要求に応答するために独特のポール
ＩＤ信号が使用される。

ポールＩＤ信号はサイクル・スチール・ポール・デコー
ダ９６によって解読される。

次いでデコーダ９６は出力信号を発生し、この出力信号
はサイクル・スチール比較ラッチ９７をセットする。

これはラッチ９７の出力にルベル出力を発生し、この出
力はＯＲ回路９８を介してＡＮＤ回路９９の第１人力へ
与えられる。

ＡＮＤ回路９９の第２人力はＯＲ回路１００を介してポ
ール信号を受取る。

ＡＮＤ回路９９の２つの入力に、これら２つの信号が存
在すると、それはポール・リターン・ラッチ１０１をセ
ラ１へする。

これはＡＮＤ回路１０２を介してホスト・プロセッサ１
ヘポール・リターン信号を与える。

ポール・リターン信号はホスト・プロセッサ１へＩ１０
制御装置が進行準備をととのえたことを知らせる。

ポール・リターン・ランチ１０１のセット条件、及びＯ
Ｒ回路１００の出力にポール信号が存在すること、及び
サイクル・スチール比較ラッチ９７のセット条件は、Ａ
ＮＤ回路１０３ａを介してサイクル・スチール・ポール
捕捉ラッチ１０３をセットする。

ホスト・プロセッサ１は、それがポール・リターン信号
を受取りデータ・ワード転送を実行する準備をととのえ
た時、ＨＰ制御バス３６のサービス・ゲート線１０４上
にサービス・ゲート信号を送り出す。

このサービス・ゲート信号は、ラッチ１０３のセット条
件と一緒になって、Ａ、ＮＩ）回路１０６を介してサイ
クル・スチール・サービス・ゲート（Ｃ８／ＳＧ）捕捉
ラッチ１０５をセットする。

これはラッチ出力線３２Ｉ７にＣ８／。ＳＧ捕捉
信号を発生させる。

この信号はＩ１０制御装置２における各種ユニツ１への
動作を制御するために使用される。

線３２上のサービス・ゲート捕捉信号はＮＯＴ回路１０
７を介するサービス・ゲート信号の後縁によって終了さ
せられる。

ＣＳ／ＳＧ捕捉ラッチ１０５の出力は、ＡＮＩ）
回路１０８の第１人カヘーりえられる。

ＡＮＤ回路１０８の第２人力はラッチ１０９によって制
御される。

ラッチ回路１０９はＤＡＣＫＯ及びＭＥＭＷ信号によっ
てＡＮＤ回路１１０を介して。

セットされネ。

これらの信号は主記憶装置アドレスがサイクル・スチー
ル・アドレス・レジスフ２フヘストローブされる時に生
じる（第２Ａ図）Ｃ換言すれば、それらの信号はホスト
・プロセッサ主記憶装置アドレスがホスト・プロセッサ
１へ送られる準備が完了した時に生じるラッチ１０９の
セット条件、及びＡＮＤ回路１０８の第１人力にあるＣ
Ｓ／ＳＧ捕捉信号の存在は、サービス・ゲート・リ
ターン信号を発生し、この信号は、００Ｒ回路１１１を
介して、ＨＰ制御バス３６中のサービス・ゲー１へ・リ
ターン線へ与えられる。

この→カービス・ゲート・リターン信号は、全ての事象
がスケジュールどおりに進行中であることをホスト・プ
ロセッサ１へ知らせる。

ホスト・ブロセ゛ンサ１は、上ａ己す−ビ゛ス・ゲ′−
ト・リターン信号を受取った後に、Ｆ■Ｐ制御バス３６
中のＩ（Ｐデータ・ストローブ線１１２上にデータ・ス
トローブ信号を送り出す。

このデータ・ストローブ信号は駆動器１１３を介して線
１１４へ転送され、■１０制御装置２の他のユニットで
上記信号を利用することを可能にする。

例えば、このデータ・ストローブ信号は、第２Ａ図の２
バイト・データ・レジスフ４６ヘデータをストローブす
る制御信号として使用される。

ここで第１２図の割込み部分を考察する。

マイクロプロセッサ１１はＩ１０ボート形ＯＵＴ命令を
実行することによって割込み要求を開始し、適当なアド
レス・バス及びデータ・バスの値はＡＮＤ回路１１５を
能動化し、それによってＡＮＤ回路１１５は割込み要求
ランチ１１６をセットする。

換言すれば、マイクロプロセッサ１１によって発生され
たアドレスはＣ８８信号を発生する。

ＭＰデータ・バス上のデータ値は、データ・ビット２が
１の値を有するようなものである。

説明を続ける前に、ＩＢＭシリーズ／１形プロセッサが
割込み動作を処理する態様を簡単に考察しておくことが
必要である。

具体的には、１８Ｍシリーズ／１形プロセツサは、それ
に取付られた各種Ｉ１０ユニットの各々が、いくつかの
可能な優先順位レベルの１つを割当てられるような優先
順位形削込みシステムを使用する。

このような構成では、割込みを与える■１０ユニットは
その割込みを成る優先順位レベル割込み線上に与えなけ
ればならない。

これは、■１０ユニットによって使用されるべき優先順
位レベル値を、前もってその■１０ユニツトヘロードし
ておくことによって達成される。

第１２Ａ図において、この優先順位レベル値は優先順位
レベル・レジスフ１１フヘロードされる。

これは所謂「準備」指令をＩ１０制御装置２へ出すこと
によって達成される。

この指令はデコーダ１１８によって検出され、その時Ａ
ＮＤ回路１１９の他の入力で受取られつつあるアドレス
・ゲート捕捉信号と共にＡＮＤ回路１１９を能動化する
。

ＡＮＤ回路１１９の出力は、その時ＨＰデータ・バス３
４上に現われつつある所望の優先順位レベルヲ優先順位
レベル・レジスフ１１フヘストローブするために使用さ
れる。

レジスタ１１７中の優先順位レベル値は、複数の出力線
を有するデコーダ１２０を駆動し、レジスタ１１７によ
って与えられた優先順位レベル値に従って、出力線の１
本のみが能動化される。

デコーダ１２０の複数出力線はＡＮＤ回路１２１を介し
てＨＰ制御バス３６中の割込み要求イン線へ接続される
。

レジスタ１１７に存在する優先順位レベル値に対応する
特定の割込み要求イン線のみが、デコーダ１２０によっ
て能動化される。

割込み要求がホスト・プロセッサ１へ与えられる実際の
時間は、割込み要求ラッチ１１６によって制御される。

ラッチ１１６がセット条件にある時、それはＡＮＤ回路
１２２を介してＡＮＤ回路１２１へルベル信号を与える
。

これは割込み要求をホスト・プロセッサ１へ与える。

そのうちに、ホスト・プロセッサ１は割込み要求を認識
し、それに応答してＨＰ制御線９４上にポールＩＤ信号
を送出し、ＨＰ制御線９５上にポール信号を送出する。

バス９４上に送出された値は、このＩ１０制御装置によ
って使用されつつある割込みレベルの値である。

この値は、割込みポール比較器１２３において、優先順
位レベル・レジスタ１１７中の優先順位レベル値と比較
される。

もし優先順位レベル値と一致すれば、割込みポール比較
器１２３はルベル出力を発生する。

この出力はＡＮＤ回路１２４を介して割込み比較ラッチ
１２５をセットするように与えられる。

これは割込み要求ラッチ１１６のルベル出力にヨッて示
されるように、有効な割込み要求が係属中であることを
条件とする。

割込み比較ラッチ１２５がセットされていると仮定する
と、これはＨＰ制御線９５上のポール信号によってポー
ル・リターン・ランチ１０１を能動化せしめる。

ラッチ１０１のセットはポール・リターン信号を発生し
、この信号はホスト・プロセッサ１へ戻される。

割込み比較ラッチ１２５のセット条件は、ＡＮＤ回路１
２６を介して割込みポール捕捉ラッチ１２７をセットす
るために与えられる。

この時、ＡＮＤ回路１２６への他の入力は２進のルベル
にあるものとする。

ホスト・プロセッサ１は、ポール・リターン信号に応答
して、ＨＰ制御線１０４上にサービス・ゲート信号を送
出する。

これはＡＮＤ回路１２８へ第２の入力を与える。

ＡＮＤ回路１２８は割込みポール捕捉ラッチ１２７のセ
ット条件と一緒になって、割込みサービス・ゲート捕捉
ラッチ１２９をセットする。

これは線１３０上に割込みサービス・ゲート捕捉信号を
発生する。

この信号はＩ１０制御装置２の中にある他のユニットに
よって使用される。

割込みサービス・ゲート捕捉ラッチ１２９は、ＮＯＴ回
路１３１を通る線１０４上のサービス・ゲート信号の後
縁によってリセットされる。

更に、割込みサービス・ゲート捕捉ラッチ１２９の出力
はＡＮＤ回路１３２へ与えられる。

この時、ＡＮＤ回路１３２の他の入力は、ＨＰ接続許容
信号によって能動化されているものと仮定する。

（ＨＰ接続許容信号については、後に詳細に説明する。

）ＡＮＤ回路１３２の出力に生じた２進のルベルは、Ｏ
Ｒ回路１１１を介して、ＨＰ制御バス３６中のサービス
・ゲート・リターン線上に信号を与える。

このサービス・ゲート・リターン信号は、全ての事象が
スケジュールどおりに進行していることをホスト・プロ
セッサ１へ知らせる。

上記の割込み兼サイクル・スチール初期接続ユニット３
３は、特にホスト・プロセッサ１がＩＢＩＢＭシリーズ
／１プロセッサである場合のために構成されているし
かし、注意すべきことは、本発明はＩＢＭシリーズ／１
形プロセッサに限定されず、他の形式のプロセッサと共
に実施してよいことである他の形式のプロセッサが使
用される場合、割込み兼サイクル・スチール初期接続ユ
ニット３３は、そのプロセッサの特徴に基づいて変更さ
れてよい。

上記の説明で注目すべきは、２種類のサービス・ゲート
捕捉信号が発生されることである。

１つはホスト・プロセッサ１との間でデータ・ワードを
サイクル・スチールするために発生され、他の１つはＩ
１０制御装置２がホスト・プロセッサ１へ割込みたい時
に発生される。

〔第１３Ａ図及び第１３Ｂ図の記憶制御論理ユニット４
８の説明〕ここで第１３Ａ図及び第１３Ｂ図を参照すると、そこに
は第２Ａ図の記憶制御論理ユニット４８の内部構成が詳
細に示される。

ユニット４８は記憶ユニット２２ａ及び２２ｂの制御論
理装置である。

ユニット４８の第１の部分は「アドレス選択論理回路」
の部分である。

この部分は回路構成要素の番号１３５〜１４２によって
表わされる。

これらの構成要素はアドレス選択器６３を制御する。

フリップフロップ１３８の出力がゼ゛口・レベルにある
時、アドレス選択器６３はＭＰアドレス・バス３８をア
ドレス線６６へ接続する。

この線は高バイト及び低バイ１〜の記憶ユニット２２８
及び２２ｂへ接続されている。

アドレス選択器６３の出力に現われる同一のアドレスが
、常に記憶ユニット２２ａ及び２２ｂの各々へ与えられ
る。

回路構成要素１３５〜１４２の目的は、ホスト・プロセ
ッサＤＰＣ（直接プログラム制御）動作、Ｉｌ）Ｃ
Ｂ転送動作、及び１１０制御装置によって開始された割
込み要求動作のために、記憶ユニット２２ａ及び２２ｂ
を交互にアドレスさせることである。

ユニット４８の第２の部分は回路構成要素の番号１４３
〜１４７によって表わされる。

これらの構成要素は記憶ユニツｈ２２ａ及び２２ｂ
へ接続される［−選択」線及び「書込み」線を制御する
。

記憶ユニットがデータを読出し又は書込まれるた。

めには、その「選択」線がアクチブになっていなければ
ならない。

この時点て、第１４図に示されるメモリ・アドレス領域
マツプを考察しておくことが理解を助ける。

これは１６ビツトのＭＰアドレス・バス３８、によって
アドレスされることのできる全体のアドレス領域の下半
分（０〜３２Ｋ）のマツプである。

第１４図から分るように、アドレス領域の第２の８Ｋ（
１６進数の２０００〜３ＦＩ”Ｆ）は低バイト記憶ユニ
ツｌ−２２ｂのために使用され、第３の。

８Ｋ（１６進数の４０００〜５ＦＦＦ）は高バイト
記憶ユニット〜２２ａのために使用される。

第１４図の左方に示されるように、１６−ビットのＭＰ
アドレス・バス３８の３個の高順位ピッ１ヘハ、チップ
選択のために使用される。

これら３個の高。順位ＭＰアドレス・ビットはアドレス
選択器６３へ与えられず、第２Ｂ図のチップ選択デコー
ダ６８へ与えられる。

デコーダ６８はチップ選択信号Ｃ８１，Ｃ８２，・・・
・・・Ｃ８ｎを発生し、これら信号は第１３Ａ−図の回
路構成要素１４３〜１４５によって表わされる２ポ一ト
記憶ユニツト選択論理回路へ与えられる。

かくて、ＭＰアドレス・バス３８上のアドレスが２００
０〜３ＦＦＦ領域にあれば、チップ選択信号Ｃ８１はア
クチブとなり、ＯＲ回路１４３を介して低バイト記憶ユ
ニット２２ｂを選択する。

ＭＩ）アドレス・バス３８上のアドレスが４０００〜５
ＦＩ” Ｆの領域にあれば、チップ選択信号Ｃ８２
がアクチブとなり、ＯＲ回路１４４を介して高バイト記
憶ユニツＩ〜２２ａを選択する。

アドレスが６０００〜７ＦＦＦの領域にあれは、チップ
選択信号Ｃ８３がアクチブとなり、ＯＲゲート１４５及
び１４３．１４４を介して高バイト記憶ユニット２２ａ
及び低バイ１へ記憶ユニット２２ｂの双方を選択する。

これは２バイト・データ・ワードの読出し又は書込みを
可能にする。

第１４図において、６０００〜７ＦＦＦの領域に−ある
アドレスはチップ選択のためにのみ使用される。

このアドレス領域については、別個の物理記憶ユニット
は設けられていない。

サイクル・スチール動作のためには、ＯＲ回路１４６を
介するＭＥＭＷ（メモリ書込み）信号によって、記憶ユ
ニット「書込み」線が制御される。

ＭＥＭＷ信号はＤＭＡ制御ユニット１３（第２Ｂ図）か
らＭＰ制御バス３９を介して得られる。

もし記憶ユニット「書込み」線がアクチブでなければ、
記憶ユニット「選択」信号の発生は記憶ユニットの読出
し動作を実行させる。

即ち、「書込み」信号がオフであれば、アドレスされた
記憶ユニット・ロケーションの内容は、［選択」信号が
発生すると記憶ユニット・データ・バス４２、４３上
に置かれる。

第１４図で更に注意すべきことは、記憶ユニット２２ａ
及び２２ｂの３２個の最低順位バイト・ロケーションは
、ホスト・プロセッサＩ／Ｏ指４＞（ＩＤＣＢ）転
送動作のために確保され、そのためにのみ使用されるこ
とである。

第１５図はこれら３２個の最低順位バイト・ロケーショ
ンの記憶マツプの拡大図である。

第１５図のマツプは記憶ユニット２２ａ及び２２ｂの双
方に適用される。

ＤＰＣ（直接プログラム制御）動作の意味は第３図及び
第７図に示される。

ＤＰＣ読出し指令は２バイ１へ・ワードのデータ又は状
況情報をＩ１０制御装置２からホスト・プロセッサ１へ
転送せしめる。

ＤＰＣ書込み動作は、１ワードのデータ又は制御情報を
ホスト・プロセッサ１からＩ１０制御装置２へ転送せし
める。

第３図のＤＰＣデータワード（ＩＤＣＢビット１６〜３
１）は、ＨＰデータ・バス３４を介して転送される。

このＤＰＣデータ・ワードは記憶ユニット２２ａ及び２
２ｂへ記憶される（又はそこから読出される）。

即ち、高順位バイト（バイト２又はビット１６〜２３）
は高バイト記憶ユニット２２ａへ記憶され（又はそこか
ら読出され）、低順位バイト（バイト３又はビット２４
〜３１）は低バイト記憶ユニット２２ｂへ記憶される（
又はそこから読出される）。

この種のデータ転送は「ＤＰＣ」と呼ばれる。

何故ならば、各データ・ワードの転送はホスト・プロセ
ッサ・プログラムの直接制御の下にあり、ホスト・プロ
セッサは転送される各ワードのために別個のＩ１０指令
を出さねばならないからである。

ホスト・プロセッサＩ１０指令がＩ１０制御装置２によ
って受取られ且つ受入れられた時、第１３Ａ図のフリッ
プ・フロップ１３８の出力がオンにされる。

それはＡＮＤ回路１４１の１−ＨＰ選択」出力を能動化
するためである。

これはアドレス選択器６３を切替えて、示されたＨＰア
ドレス・バス・ビットをアドレス選択器６３の５本の最
低順位出力線へ接続せしめ、アドレス選択器入力の残り
のものを１４８で示されるように接地させる。

これはＩ１０指令に伴なうデータ・ワードを、第１５図
に示されるように記憶ユニット２２ａ及び２２ｂへ記憶
せしめる。

かくて、■１０指令が周辺装置（■１０ユニット）Ａの
ための「１書込み」指令であれば、関連するデータ・ワ
ードの２個のバイトが記憶ユニット２２ａ及び２２ｂに
おけるアドレス５の記憶ロケーションに記憶される。

ＨＰアドレス・ビット１４及び１５はそれがどのＩ１０
ユニットであるかを限定し、第７図に示されるように、
ＨＰアドレス・ビット１〜３は動作の形式を限定する。

第２Ａ図に示されるように、ホスト・プロセッサＩ１０
指令がＩ１０制御装置２によって受入れられたことは、
アドレス比較器５０に関連したＡＮＤ回路５４の出力に
アドレス・ゲート捕捉信号が生じたことによって示され
る。

第１３Ａ図を参照すると、このアドレス・ゲート捕捉信
号は線２４及びＯＲ回路１３５を介してＡＮＤ回路１３
７へ与えられる。

これは、マイクロプロセッサ１１から次に生じるＡＬＥ
パルス、又はＤＭＡ制御ユニット１３から次に生じるア
ドレス・ストローブ（ＡＤＳＴＢ）パルスのいずれか早
いものをして、フリップ・フロップ１３８をセットせし
める。

これはフリップ・フロップ１３８の出力に接続された線
１５０上に「ＨＰ接続許容」信号を発生する。

この信号は、ＡＮＤ回路１４１を介して、アドレス選択
器６３を「ＨＰ選択」状態ヘセットする。

更に、「ＨＰ接続許容」信号はＯＲ回路１４５゜１４３
．１４４を介して記憶ユニット２２ａ及び２２ｂを選択
するために使用される。

更に、「ＨＰ接続許容」信号はＡＮＤ回路１４７、ＯＲ
回路１４６を介して記憶ユニット「書込み」線を能動化
するために使用される。

それはＩ１０指令が「書込み」形の指４＞（ＨＰアドレ
ス・ビット１−１）であることを条件とする。

ＯＲ回路１３６におけるＡＬＥ及びＡＤＳＴＢパルスは
、ホストプロセッサ１をして、Ｉ１０指’ｅ（ＩＤＣＢ
）データ・ワードを記憶ユニット２２ａ＞２２
ｂへサイクル・スチールせしめる。

この点に関して、記憶ユニット２２ａ、２２ｂは
実際上マイクロプロセッサ１１（及びＤＭＡ制御ユニッ
ト１３）に対して「主」記憶装置として働く。

この機構は、マイクロプロセッサ１１（又はＤＭＡ制御
ユニット１３）によって実行されつつあるプログラムを
中断させることなく、■１０指令のデータ・ワードをそ
のような「主」記憶装置へサイクル・スチールせしめる
。

これが可能である理由は、フリツフミフロツプ１３８の
出力がタイマ１５１及びＮＯＴ回路１５２を介してマイ
クロプロセッサ１１及びＤＭＡ制御ユニット１３のレデ
ィ入力へ接続されているからである。

その接続はＭＰ制御バス３９の線１５３を介して行なわ
れる。

具体的には、「ＨＰ接続許容」信号が１になると、ＮＯ
Ｔ回路１５２の出力はゼ゛口になり、かくてマイクロプ
ロセッサ１１及びＤＭＡ制御ユニット１３からレディ信
号が除かれる。

これはマイクロプロセッサ１１及びＤＭＡ制御ユニット
１３の各々を「待ち」状態へ置く。

（実際には、マイクロプロセッサ及びＤＭＡ制御ユニッ
トの１つだけがアクチブであり、双方がアクチブになる
ことはない。

レディ信号の除去はこれら２つのユニットのアクチブな
もののみに影響を及ぼす。

）この「ノット・レディ」条件は、フリップ・フロップ
１３８がセット状態にある時間、及びタイマ１５１によ
って決定される追加時間だけ継続する。

タイマ１５１はワン・ショット・マルチバイブレークの
性質を有する。

フリップ・フロップ１３８は、ＯＲ回路１３９及びＮＯ
Ｔ回路１４０を通るアドレス・ゲート捕捉信号の後縁に
よってリセットされる。

タイマ１５１によって与えられる追加時間は、アドレス
選択器６３及び記憶ユニット２２ａ及び２２ｂのために
使用される回路技術の種類に依存するが、典型的アプリ
ケーションにおいては約２マイクロプロセツサ・クロッ
ク・サイクルの持続時間に等しく選択される。

この追加時間は、アドレス選択器６３がＭＰアドレス・
バス３８へスイッチ・バックされた後、アドレス選択器
６３及びその出力アドレス線６６を安定させるために加
えられる。

ＮＯＴ回路１５２の出力にレディ信号が再び現われる時
、前に動作していたマイクロプロセッサ又はＤＭＡ制御
ユニットの１個が動作を開始するが、その開始地点は動
作が一時停止されたところである。

２ポート記憶ユニツ１〜の共用又は多重化アドレシング
としては第３の態様が存在する。

これについて今から考察する。

これはＩ１０制御装置からボス１〜・プロセッサへの割
込み要求動作に関係が。

ある。

Ｉ１０制御装置２からの割込み要求がホスト・プロセッ
サ１によって認識され、ホスト・プロセツーリ−１がＩ
１０制御装置２と接続を達成した後に、ホスＩ・・プロ
セッサ１はサービス・デー１−信閃をＪ／（”）制御装
置２へ送る。

このサービス・。デー１〜信号の持続時間中、ホスＩ〜
・プロセッサ１はＨＰデータ・バス３４−１−に現イっ
れているデータ・ワードを取込み、このデータ・ワード
が第６図に示されるような割込みＩＩ）ワードであっ
たとする。

上記のサービス・ゲート信号は割込みサービス・。

ゲート信号と呼はれる。

何故ならば、それはサイクル・スチール要求ではなく割
込み要求に応答して送り出されるからである。

割込みサービス・ゲート信号がＩ１０制御装置２によっ
て受取られたことは、第２Ｃ図の割込み兼サイクル・ス
チール初１υ］接続ユニット３３から出る線１３０上の
割込みサービス・ゲート捕捉信号の発生によって示され
る。

この割込みサービス・デー１−捕捉信号は、次に生じる
ＡＬＥ及びＡＤＳＴＢパルスの１つによってフ
リップ・フロップ１３８をセットせしめる。

しかし、この場合、フリップ・フロップ１３８の出力は
、アドレス選択器６３の「高インピーダンス出力」制御
線を能動化するためＡＮＤ回路１４２を介して動作する
。

この制御線は、アドレス選択器６３の出力の各々が３状
態（又は高インピーダンス条件）ヘセットされるように
する。

これは、記憶ユニツ１〜２２ａ及び２２ｂへ入るアドレ
ス線６６の全てを、−１−■電源によって２進のルベル
に置く。

換言すれば、これは記憶装置アドレスを「１１１１・・
・・・・１１」ヘセットする。

これは、記憶ユニット・アドレス２２ａ及び２２ｂの各
々において、最−ヒ部バイト・ロケーションをアドレス
する。

第１４図を参照すると、最上部パイ１〜・ロケーション
は第６図の割込みＴＩ）ワードのために必要なデータ
を含んでいることが分る。

かくて、記憶ユニンｌ−２２ａ及び２２１）の出力に適
当なＩＤワードが現われ、これは割込みサービス・ゲー
ト捕捉信号がオンの間に、ホスト・プロセッサ１へ転送
される。

このデータ（ＩＩＢバイト及び装置アドレス）は、ホス
ト・プロセッサ１へ割込み要求を出す前に、マイクロプ
ロセッサ１１によって記憶ユニット・ロケーションへ前
もってロードされている。

これまでの説明から、２ボート記憶ユニツＩ〜２２ａ
ｙ２２ｂをアドレスする方法として、３種の異な
った方法があることが分る。

更に、これら３種の方法は相互に干渉を生じることなく
自動的に多重化される。

更に、第１３Ａ図は両方向、駆動器４４及び４５を動作
させる論理回路を示す。

この論理回路は構成要素１５４〜１６０によって表わさ
れる。

、駆動器４４及び４５は、それぞれ２つの制御入力、即
ち出力能動制御端子及び方向制御端子を有する。

出力能動制御端イを能動化すると、駆動振出力が能動化
され、駆動型人力に与えられつつある信号が出力に現わ
れる。

出力能動制御端子がイナクチブ又はオフにされると、１
駆動器出力は３状態又は高インピーダンス条件にセット
される。

方向制御端子がアクチブになると、それはデータが駆動
器を通る通常の方向を逆にする。

本実施例において、１駆動器４４及び４５の通常の方向
は左から右である。

方向制御端子がアクチブになると、データは逆方向即ち
右から左へ通ることができる。

駆動器４５に関して言えば、記憶ユニット２２ａ及び２
２ｂの双方が同時に選択される時、出力能動端子ＯＥ３
が能動化される。

これはＯＲ回路１４５の出力によって達成される。

方向端子Ｄ３が能動化されてデータを右から左へ移動さ
せるのは、ＡＮＤ回路１６０が「記憶ユニットからデー
タ・レジスタへ」の信号を与える時、又はＡＮＤ回路１
５７がＩＤＣＢ読出し信号を与える時である。

前者の信号はサイクル・スチール動作のために生じ、後
者の信号はＩ１０指令転送動作のために生じる。

両方向駆動器４４の出力能動端子ＯＥ１は、線３２上に
ＣＳ／ＳＧ捕捉信号が生じる時、又はフリップ・フロ
ップ１３８の出力にＨＰ接続許容信号が生じる時に能動
化される。

方向制御端子Ｄ１が能動化されるのは、「データ・レジ
スタからＨＨＰへ」の信号がＡＮＤ回路１５５によって
発生される時、又はＩＤＣＢ読出し信号がＡＮＤ回路１
５７によって発生される時に、データを駆動器４４の右
から左へ移動させるためである。

〔第１６図のホストＤＭＡ要求論理ユニット２８及びレ
ジスタ制御ユニット４７の説明〕第１６図を参照すると、そこには第２Ｂ図のホストＤＭ
Ａ要求論理ユニット２８及び第２Ａ図のレジスタ制御ユ
ニット４７の詳細が示される。

レジスタ制御ユニット４７は第１６図の下部にダラシ線
で囲まれており、第１６図の上部にはホストＤＭＡ要求
論理ユニット２８が示される。

ホストＤＭＡ要求論理ユニット２８はＤＭＡ制御ユニッ
ト１３を制御し、ＤＭＡ制御ユニット１３は、データが
ホスト・プロセッサ１と記憶ユニット２２ａ、２２
ｂとの間をサイクル・スチール・モードで転送される
のを制御する。

第１０図に示されるＤＭＡ制御ユニットの詳細図を参照
する。

上記のサイクル・スチール転送動作はＤＭＡ制御ユニッ
ト１３中のチャネル０及びチャネル１回路によって制御
される。

本実施例において、チャネル２及びチマネル３は使用さ
れない。

チャネル１アドレス・カウンタ８２はＨＰアドレス・バ
ス３５へ送られるホスト・プロセッサ主記憶装置アドレ
スを与え、チャネル１アドレス・カウンタ８４は記憶ユ
ニット２２ａ、２２ｂからＨＰデータ・バス３４
へ（又はその反対方向へ）データを移動させるため、記
憶ユニット２２ａ、２２ｂへ与えられるアドレスを与え
る。

バイト・カウンタ８３及び８５は転送されるべく残って
いるワード数を追跡するために使用される。

カウンタ中の計数値がゼロになると、それは対応するチ
ャネルの動作を終了させる。

サイクル・スチール動作は、ホスト・プロセッサ１がサ
イクル・スチール開始指令を送ることによって開始され
る。

マイクロプロセッサ１１は、それに応答してホスト・プ
ロセッサ１から第４図に示されるような８ワードの装置
制御ブロック（ＤＣＢ）をフェッチする。

これらのＤＣＢワードはサイクル・スチール・モードで
フェッチされ、記憶ユニツ）２２ａ、２２ｂの適当な
部分に記憶される。

ＤＣＢワードの転送が終ると、マイクロプロセッサ１１
はＤＣＢ情報を使用して、主たるデータの転送動作を行
なわしめるために、ＤＭＮ制御ユニット１３を起動する
。

具体的には、それはアドレス・カウンタ８２へＤＣＢワ
ーワーに含まれる主記憶装置データ・アドレス（開始ア
ドレス）をロードする。

記憶ユニット２２ａ、２２ｂのための所望の開始
アドレスは、アドレス・カウンタ８４にロードされる。

このパラメータは、問題となっている特定の装置につい
て、制御ユニットをセット・アップしてサイクル・スチ
ール動作を行なわせるため、制御プログラム記憶ユニッ
ト１２（第２Ｂ図）に含まれるサブルーチン中の命令か
ら得られる。

バイト・カウンタ８３及び８５は同一の値をロードされ
る。

即ち、それはＤＣＢのワード６に含まれるバイト・カウ
ントｆ直の半分である。

半分の値が使用される理由は、各データ・ワードが転送
された後にバイト・カウンタが１だけ減少されるのに反
し、データ・ワードの転送は２バイトずつ起るからであ
る。

もしＤＣＢがバイト・カウントではなくワード・カウン
トを含むように設定されるならば、バイト・カウンタ８
３゜８５へ２分の１の値をロードする必要はない。

アドレス・カウンタ８２についてもワードとバイトとの
同様な関係がある。

このカウンタに含まれるアドレスは主記憶装置のバイト
・アドレスであり、それは各データ転送の後に１だけ増
加される。

同時に、各々の新しいサイクル・スチール転送のために
サイクル・スチール・アドレス・レジスタ２７ヘロード
されるアドレスは、そのレジスタへ以前にロードされた
アドレスより２だけ高いカウントでなければならない。

何故ならば、各々のサイクル・スチール転送は２バイト
・データ・ワードを転送するからである。

この差は、サイクル・スチール・アドレス・レジスタ２
７への入力線を１ビット位置だけ左へずらすことによっ
て考慮されている。

即ち、それによってレジスフ２フヘロードされたアドレ
ス・ビットは１だけ左方ヘシフトされる結果となる。

バイト・カウンタ８３及び８５の各々に含まれる１対の
制御ビットは、ＤＭＮ制御ユニットが読出し動作を実行
すべきか書込み動作を実行すべきかをＩ）ＭＡ制御ユニ
ットへ知らせるために最初にロードされる。

もしそれが■／′０制御装置からホスト・プロセッサへ
の転送（読出し動作）であれば、バイト・カウンタ８５
中の制御ビットがセットされ、ＤＭＣ制御ユニットはチ
ャネル１１）ＭＡサイクルの間に、ＭＥＭＩ（、（メモ
リ読出し）パルス及びそれに続＜ｌ０Ｗ（Ｉ１０書込
み）パルスを発生する。

逆に、それがホスト・プロセッサから丁１０制御装置へ
の転送（書込み動作）であれば、チャネルＩＤＭＮサイ
クルでＩＯＦ（、パルス及びそれに続＜ＭＥＭＷパル
スが発生されるように制御ビットがロードされる。

考慮すべきもう１つの点は、ＤＭＮ制御ユニット１３中
のモード・レジスタには適当な制御ビットが最初にロー
ドされ、優先順位解決手段９０は循環優先順位モードの
動作を可能にすることである。

この循環優先順位モードにおいて、ＤＲＱ入力線の優先
順位は循環シーケンスを有する。

各々のＤＭＡサイクルの後に、各ＤＲＱ線の優先順位は
変化する。

サービスされたばかりのＤＲ，Ｑ線は最低の優先順位へ
セットされる。

その結果、例えばｆ）ＲＱＱ及びＤＲＱ１の双方が
オンにされ且つオンになったままであれば、循環優先順
位機構はＤＲＱＯ及びＤＲＱｌを交互にサービスさせる
。

即ち、最初にＤＲＱＱがサービスされれば、次にＤＲＱ
ｌ、次にＤＩ（ＱＯの順である。

ＤＭＡ制御ユニット１３が最初に設定された後生たるサ
イクル・スチール・データ転送動作の開始は、マイクロ
ブ狛セッサ１１及びホストＤＭＡ要求論理ユニット２８
によって起動される。

具体的には、マイクロプロセッサ１１は１１０ポートＯ
ＵＴ命令を実行し、この命令は、ＭＰデータ・バス３７
上のデータ・ビットへ特別の値を与え、且つＭＰアドレ
ス・バス３８上にアドレスを与える。

それによって、チップ選択信号Ｃ８７がチップ選択デコ
ーダ６８によって発生される。

第１６図を参照すると、ＭＰデータ・ビット７はＩ１０
ボート・ラッチ１６２をセットするのに必要な所望の値
を与えられる。

それは適当な入出力インディケーク値を表示するためで
ある。

ＭＰデータ・ビット７はチップ選択化−ｑｃｓ７によっ
てラッチ１６２ヘストロープされる。

ラッチ１６２が１の値ヘセソトされるのは、入力（■１
０制御装置からポスト・プロセッサへの）サイクル・ス
チール動作が実行されるべき時である。

他方、出力（ホスト・プロセッサからＩ１０制御装置へ
の）サイクル・スチール動作が実行されるべきてあれは
、ラッチ１６２は七尤値をロードされる。

更に、この同じマイクロプロセッサ１１０ボー）ＯＵＴ
命令はＭＰデータ・ビット６の線を「１」の値へ置く。

このビットはＣ８７信刊と一緒にＡＮＤＬ！−１路１６
３へ印加され、フリップ・フロップ１６４をセット条件
に置く。

これはサイクル・スチール動作を開始させる。

具体的には、フリップ・フロップ１６４のセットはサイ
クル・スチール要求開始線をオンにし、この線はＯＲ回
路１６５を介してＤＩＶＬＡ制御ユニット１３のＩＪＩ
（ＱＯ線をオンにする。

まず、出力（ホスト・プロセッサから［１０制御装置へ
の）サイクル・スチール動作（ラッチ１６２がＯに等し
い）の場合を考える。

ＤＲＱＯ線がオンにされると、ＤＭＮ制御ユニット１３
はホスト・プロセッサ主記憶装置アドレスをＭＰアドレ
ス・バス３８上に置く。

このアドレスは、ＤＩ（ＱＯＤＭＡ−サイクルのために
ＤＭＡ制御ユニット１３によって発生されたＤＡＣ
ＫＯ及びＭＥＭＷパルスによって、サイクル・スチー
ル・アドレス・レジスタ２７（第１図）へストローブさ
れる。

（ＤＡＣＫはＤＭＡ承認の意味である。）更に、ＤＲＱ
Ｏ線のルベルはへＮＤ回路１６６及びＯＲ回路１６７を
介して線３１−ヒにサイクル・スチール要求信号を発生
する。

この信号はサイン、ル・スチール要求ラッチ９２（第１
２図）をセットする。

ラッチ９２はホスト・プロセッサ１ヘサイクル・スチー
ル要求イン信号を送る。

ここで注意すべきは、フリップ・フロップ１６４は、Ｄ
ＲＱＯサイクルの間に発生されたＤＡ、ＣＫＯ及びＡＤ
ＳＴＢノパルスによってへＮＤ回路１６８によりリセッ
トされることである。

これはサイクル中の十分遅い時点で生じるので、ＤＲＱ
Ｏ線がオフになってもＤＲＱＱサイクルの完了には何の
影響もない。

ＤＭＡ制御ユニット１３及びホスｌ−ＤＭＡ要求論理ユ
ニット２８は今や待ち状態に入り、ホストプロセッサ１
がサイクル・スチール要求を認識しそのＣ８／ＳＧ捕捉
信号を送出すること、転送されるべきデータ・ワードが
このサービス・ゲート期間中にホスト・プロセッサ１に
よってＨＰデデー・バス３４上に置かれることを待機す
る。

これが生じたことは、レジスタ制御ユニット４７中に置
かれたＡＮＤ回路１６９の働きにより、ホストＤＭＡ要
求論理ユニット２８によって認識される。

具体的には、サイクル・スチール・サービス・ゲート（
Ｃ８／ＳＧ）捕捉信号及びＨＰデータ・ストローブ信号
の発生は、ＡＮＤ回路１６９をしてルベル出力信号を発
生せしめる。

この信号は「ＨＰからデータ・レジスタへ」の転送信号
である。

この信号は、ＨＰデータ・バスのデータをデータ・レジ
スタ４６ヘストローブするために、ＯＲ回路１７０及び
５ＴＢＺ線を介して与えられる。

更に、ＮＮＤ回路１６９から出力される１−ＨＰからデ
ータ・レジスタへ」の転送信号は、ＯＲ回路１７１を介
してフリップ・フロップ１７２をセットする。

これはフリップ・フロップ１７２のＤＲＱＩ出力線をオ
ンにする。

それはＤＭＡ、制御ユニット１３へＤＲＱＩ要求を行な
うためである。

もしＤＭＡ制御ユニット１３がＤＲＱＯサイクルを終了
していれば、ＤＲＱ１要求が認識され、ＤＲＱＩサイク
ルが開始される。

ＤＦｔＱＯサイクルが終了していなければ、ＤＲＱ１要
求はＤＲＱＯサイクルの終了まで未決にされ、ＤＲＱ
Ｏサイクルが終った時にＤＲＱＩサイクルが開始される
。

ＤＲＱＩサイクルの間、ＤＭＡ制御ユニット１３はＭＰ
アドレス・バス３８上に記憶ユニット２２ａ、２２ｂの
ためのアドレスを置く。

このアドレスの１３個の低順位ビットはアドレス選択器
６３によって記憶ユニツ）２２ａ、２２ｂへ通される
。

その復習くして、ＤＭＡ制御ユニット１３から与えられ
たＤＡ、ＣＫ１及びＭＥＭＷ信号は、へＮＤ回路１７３
の出力に２進のルベルを発生する（第１６図）。

この２進のルベルは「データ・レジスタから記憶ユニッ
トへ」の転送信号であり、ＯＲ回路１７４を介してデー
タ・レジスタ４６のＯＥ２入力端子へ与えられる。

それはデータ・レジスタ４６の出力を能動化するためで
ある。

これはデータ・レジスタ４６中のデータ・ワードを駆動
器４５（第１３Ａ図）へ与え、そしてそこから記憶ユニ
ツ）２２ａ及び２２ｂのデータ・バス入力へ与える。

このＤＲＱＩサイクル中に匹制御ユニット１３によって
与えられた記憶ユニット・アドレスは、チップ選択デコ
ーダ６８（第２Ｂ図）によってＣ８３チツプ選択信号を
発生する様な値である。

第１３Ｎ図に示される様に、これは記憶ユニット２２ａ
及び２２ｂの双方に対する「選択」線を能動化せしめる
。

更に、このＤＲ，Ｑ１サイクル中に生じたＭＥＭＷ信号
は、記憶ユニット２２ａ及び２２ｂの「書込み」制御入
力を能動化する。

かくて、データ・レジスタ４６によって与えられ且つ駆
動器４５によって通されたデータ・ワードは記憶ユニツ
）２２ａ及び２２ｂへ書込まれる。

更に、ＤＲＱ１サイクル中に生じたＤＡＣＫＩ信号は、
ＡＮＤ回路１７５を介してフリップ・フロップ１７６を
セットする。

フリップ・フロップ１７６のセットは、ＤＲＱＯ要求線
を再びオンに戻す。

かくて、ＤＲＱ１サイクルの終了後に他のＤＲＱＯサイ
クルが始まり、このようなりＦｔＱＯ／ＤＲＱＩ動作が
繰り返されて、次のデータ・ワードのサイクル・スチー
ル転送が生じる。

前述したごとく、それぞれの関連したＤＲＱＯおよびＤ
ＲＱＩサイクルの終り近くで、ＤＭＮＭＰアドレスウン
タ８２及び８４（第１０図）は１だけ増進され、ＤＭ八
へイト・カウンタ８３及び８５（第１０図）は１だけ減
少させる。

かくて、新しいホスト・プロセッサ及び２ポート記憶ユ
ニツトの記憶アドレスが新しいＤＲ’ＱＯ／ＤＲＱＩサ
イクルのために与えられる。

これらのＤＲＱＯ及びＤＲＱＩサイクルは、バイト・カ
ウンタ８３及び８５のカウントがモーになるまで交互に
反復される。

バイト・カウンタ８３中のカウントがゼロになると、Ｄ
Ｍ八へ御ユニットは自動的にチャフ、ル０動作を停止し
、それ以後のＤＲＱＯサイクルは実行されない。

同様に、バイト・カウンタ８５がゼ用こなると、チャネ
ル１動作は停止し、それ以後のＤＲＱＩサイクルは生じ
ない。

これから、反対方向（即ち、■１０制御装置２からホス
ト・プロセッサ１へ）に生じるサイクル・スチールを考
察する。

■場合、Ｉ１０ポート・ラッチ１６２が１へセットされ
る。

ＤＭＡ制御ユニット１３がセット・アップされた後、サ
イクル・スー］−−ル・イン（ＩＮ）動作がフリップ・
フロンプ１６４をセットすることによって開始される。

これはｆ）ＲＱＯ要求線をオンにする。

ＤＲＱＯ要求線の２進のルベルはＡＮＤ回路１７７及び
ＯＲ回路１７１を介してフリップ・フロップ１７２をセ
ットする。

これはＤＲＱＩ要求線をオンにする。

ＤＩ（Ｑｌ要求線の２進のルベルは、へＮＤ回路１７８
及びＯＲ回路１６７を介して直ちにサイクル・スチール
要求線３１をオンにするように働く。

この線はホスト・プロセッサ１ヘザイクル・スチール要
求を伝える。

ＤＲＱＯ及びＤＲＱＩ要求線の双方がアクチブであるか
ら、ＤＭＡ制御ユニット１３はまずＤＲＱＯサイクルを
実行し、それに続いて直ちにＤＲＱｌサイクルを実行す
る。

ＤＲＱＯサイクルは、ホスト・プロセッサ主記憶装
置アドレスをＤＭＡアドレス・カウンタ８２からサイク
ル・スチール・アドレス・レジスタ２７へ転送するよう
に働へＤＲＱＩサイクルは、次のデータ・ワードを記憶
ユニット２２ａ及び２２ｂから両方向１駆動器４５を介
してデータ・レジスタ４６へ転送するように働く。

具体的には、ＤＲＱ１サイクル中に生じたＤＡＣＫＩ及
びＭＥＭＲ信号は、ＡＮＤ回路１７９をしてルベル出力
を発生せしめる。

このルベル出力は「記憶ユニットからデータ・レジスタ
へ」の転送信号であり、ＯＲ回路１７０を介してデータ
・レジスタ４６のデータ・ストローブ入力５ＴＢ２へ与
えられる。

これはデータ・ワードをデータ・レジスタ４６へストロ
ーブする。

ＤＭＡ制御ユニット１３及びホスｌ−ＤＭＮ要求論理ユ
ニット２８は今や待ち状態に入り、ホスト・プロセッサ
１がサイクル・スチール要求に応答するのを待機する。

（ホスト・プロセッサの応答が既に存在していれは、待
機は必要でない。

）ホスト・プロセッサのデータ転送条件への応答及びそ
の準備完了は、サイクル・スチール・サービス・ゲ）（
Ｃ３／ＳＧ）捕捉信号が生じたことによって示される。

この捕捉信号はＡＮＤ回路１８０の出力にルベル出力を
発生する。

このルベル出力は「データ・レジスタからＨＰへ」の転
送信号であり、ＯＲ回路１γ４を介してデータ・レジス
タ４６の出力能動入力端子ＯＥ２へ与えられる。

これは両方向１駆動器４４の「右から左へ」の転送能動
条件とあいまって、データ・ワードをＨＰデデー・バス
３４上に置く。

それはホスト・プロセッサ１へそのデータ・ワードを転
送するためである。

サイクル・スチール・サービス・ゲー１− （ＣＳ／Ｓ
Ｇ）捕捉信号の発生は、ホスト・プロセッサから与えら
れるＨＰデータ・ストローブ信号とあいまって、へＮ
Ｄ回路１８１からルベル出力を発生させる。

このルベル出力はＡＮＤ回路１８２をしてルベル出力を
発生させ、このルベル出力はフリップ・フロップ１８３
をセットする。

これは再びＤＦｔＱＯ要求線をオンに戻す。

ＤＲＱＯ要求線は最初のＤＲＱＯサイクル中にフリップ
・フロップ１６４をＡＮＤ回路１６８によってリセット
することによりオフにされた。

ｆ）ＲＱＯ要求線のオンへの戻りは、前述したｆ）ＲＱ
Ｏ及びＤＲＱＩサイクルの反復を生じ、よって次のデ
ータ・ワードがホスト・プロセッサ１へ転送される。

これらＤＦ（ＱＯ／ＤＲＱＩサイクルは、ＤＭＡバイト
・カウンタ８３及び８５中のカウントがゼ゛口になるま
で反復され、その後ＤＭＡ動作は終了する。

そして新しいサイクル・スチール開始指令及び装置制御
ブロック（ＤＣＢ）がホスト・プロセッサ１によって出
されるまで、ＤＭＡ動作は終了したままである。

これまで説明した実施例においては、ＤＭＮ制御ユニツ
）１３はホスト・プロセッサ１と記憶ユニッ）２２
ａ、２２ｂとの間でデータ・ワードをサイクル・ス
チール転送する場合にのみ関係した。

このような実症例において、■１０ユニット及び記憶ユ
ニツｌ□ ２２ａ、２２ｂの間のデータ・バイト
の転送は、マイクロプロセッサ１１によって処理される
。

マイクロプロセッサ１１によって処理される典型的動作
モードは、所与のＩ１０ユニットから記憶ユニツ）２
２ａ、２２ｂへ１ブロツク又は１ページのデータ
を１時に１バイトずつ転送することである。

このタスクが終った後に、マイクロプロセッサ１１はホ
スト・プロセッサ１へ「アテンション」割込み要求を生
じさせ、ポスト・プロセッサ１へ転送されるべく準備の
ととのった１ブロツクのデータが存在したことを知らせ
る。

その後、ホスト・プロセッサ１はＩ１０制御装置２ヘサ
イクル・スチール開始指令を出す。

ＤＣＢフェッチ及びＤＭＡ制御ユニットのセット・アッ
プを終えた後、ＤＭＡ制御ユニット１３は記憶ユニット
２２ａ、２２ｂからホスト・プロセッサ１ヘブロック又
はページのデータをサイクル・スチール転送させる。

逆方向で生じる典型的データ転送の場合（即ち、ホスト
・プロセッサ１からＩ１０ユニットへ）、同様の手順が
逆方向でとられる。

この場合、ホスト・プロセッサ１から記憶ユニット２２
ａ、２２ｂへのサイクル・スチール転送は、記憶ユニッ
ト２２ａ、２２ｂからＩ１０ユニットへのバイトごと
のデータ転送より前に起る。

〔第１７図の変更実施例の説明〕ここで、第１７図を参照すると、そこにはＩ１０ユニッ
トと２ポート記憶ユニツトとの間のデータ転送がＤＭＡ
制御ユニット１３によって処理される変更実症例が示さ
れる。

この実施例は、■１０ユニットから２ポート記憶ユニツ
トへの転送と２ポート記憶ユニツトからホスト・プロセ
ッサへの転送とを重複させ、逆に、ホスト・プロセッサ
から２ポート記憶ユニツトへの転送と２ポート記憶ユニ
ツトからＩ１０ユニットへの転送とを重複させるために
使用することができる。

第１７図において、■１０ユニットから２ポート記憶ユ
ニツトへの転送（又はその逆）は、ＤＭＡ制御ユニット
１３のＤＲＱ２及びＤＲＱ３チャネルによって処理され
る。

ＤＲ，Ｑ２チャネルは高バイト記憶ユニツ）２２ａとの
間の転送を処理するために使用され、ＤＲＱ３チャネル
は低バイト記憶ユニット２２ｂとの間の転送を処理する
ために使用される。

装置ＤＭＡ要求論理ユニット１８５の目的は、連続する
装置ＤＭＡ要求をＤＥ（Ｑ２及びＤＲＱ３チャネルへ交
互に印加させることである。

これは連続するデータ・バイトを高バイト記憶ユニツ）
２２ａ及び低バイト記憶ユニツ）２２ｂに交互に記憶さ
せるために必要である。

第１０図の詳細なりＭＡ制御ユニット１３を参照すると
、チャネル２アドレス・カウンタ８６は最初高バイト記
憶ユニツ）２２ａ中の所望の開始アドレスをロードされ
る。

このアドレスはチップ選択信号Ｃ８２を発生するのに適
したアドレス範囲にある。

チャネル３アドレス・カウンタ８８は最初像バイト記憶
ユニツ）２２ｂ中の適当な開始アドレスをロードされる
。

このアドレスはチップ選択信号Ｃ８１を発生するのに必
要なアドレス範囲にある。

適当なワード転送を後で行なうためには、アドレス・カ
ウンタ８６，８Ｂの各々へロードされた開始アドレスは
、チップ選択に使用される３個の最高順位アドレス・ビ
ットを除いて同じでなければならない。

チャネル２及びチャネル３バイト・カウンタは、記憶ユ
ニット２２ａ又は２２ｂへ転送されるべきバイト数に対
応する適当な値を最初にロードされる。

前と同じように、Ｄ、ＭＡ、制御ユニット１３のモード
・レジスフは優先順位解決手段９０が循環優先順位モー
ドで動作するようにセットされる。

その結果、各ＤＭＡサイクルの後に、各チャネルの優先
順位は変更され、サービスされたばかりのチャネルは最
低優先順位ヘセットされる。

第１７図を参照すると、周辺装置（■１０ユニツ））１
８６がデータ・バイト転送の準備をととのえた時、装置
制御ユニット１８７はそのＤＭＡ要求線を上昇させる。

この線は装置ＤＭＡ要求論理ユニット１８５へ入る。

装置ＤＭＡ要求論理ユニット１８５は最初Ｉ１０ポート
・ランチ１８８によって能動化されている。

ランチ１８８は、周辺装置１８６のデータ転送がＤＭＡ
モードで実行されることが望まれる場合に、マイクロプ
ロセッサ１１によって２進の１をロードされる。

逆に、ランチ１８８がゼロをロードされれば、データ転
送は前に説明したようにして実行される。

ランチ１８８が１をロードされると、フリップ・フロッ
プ１８９はリセットされる。

これは４ＮＤ回路１９０へ走っている回出力をオンにし
、ＡＮＤ回銘１９１へ走っているＱ出力をオフにする。

以上によって、装量ＤＭＡ要求論理ユニット１８５の初
期設定が完了する。

要求論理ユニット１８５の初期設定が終った後、装置制
御ユニット１８７によって出される最初のＤＭＡ要求は
、ＡＮＤ回路１９０によってＤＭＡ制御ユニット１３の
ＤＲＱ２へ通される。

ＤＩ’ｔＱ２チャネルが使用される番になると、上記の
事象によって装置制御ユニット１８７から記憶ユニット
２２ａへ（又はその逆へ、ＭＰデータ・バス３７を介し
てデータ・バイトが転送される。

具体的には、ＤＲＱ２サイクルの間に発生されたＤＡＤ
Ｋ２）信号がＯＲ回路１９２及び１９３を介して装置制
御ユニット１８７のチップ選択入力へ与えられる。

それによって、装置制御ユニット１８７はそのデータを
ＭＰデータ・バス３７へ置く。

同時に、ＯＲ回路１９２の出力に現われるＤＡＣＫ２信
号はフリップ・フロップ１８９を反対の状態（セット状
態）ヘトグルするため使用される。

これはＱ出力をオンにし、Ｑ出力をオフにする。

その結果、装置制御ユニット１８γによって出された次
のＤＭＡ要求は、ＡＮＤ回路１９１を介してＤＭＡ制御
ユニット１３のＤＦｔＱ３人カへ与えられる。

ＤＲＱ３チャネルが使用される番になると、ＤＭＡ制御
ユニット１３は次のデータ・バイトを装置制御ユニット
１８７から低バイト記憶二二ツ）２２ｂへ（又はその
逆へ）ＭＰデータ・バス３７を介して転送せしめる。

ＤＲＱ３サイクルの間に発生されたＤＡＣＫ３信号は、
フリップ・フロップ１８９を反対の状態へ転換し、且つ
装置制御ユニットのチップ選択入力線を能動化する。

フリップ・フロップ１８９の交互の転換によって、連続
したＤＭＡ要求及びデータ・バイト転送はＤＭＡ制御ユ
ニット１３のＤＲＱ２及びＤＦｊＱ３チャネルによって
交互に処理される。

これから第１７図の実施例の典型的動作態様を考察する
。

例えば、データがＩ１０ユニットからホスト・プロセッ
サへ転送されるものとする。

この例において、マイクロプロセッサ１１は最初ＤＭＡ
要求論理ユニット１８５を能動化するが、ホス）ＤＭＡ
要求論理ユニット２８を能動化しない。

これにより、周辺装置１８６から２ポート記１意ユニツ
ト２２ａ＋２２ｂへ１ブ゛ロツク又は１ページ
のデータがＤＭＮ方式で転送される。

このブロック転送が終ると、マイクロプロセッサ１１は
ホス）ＤＩＶＩ要求論理ユニット２８及び装置胤要求論
理ユニット１８５の双方を能動化する。

これは２ポート記憶ユニツＦ２２ａ、２２ｂか
らホスト・プロセッサ１へ最初のデータ・フ尤ツクをサ
イクル・スチール転送せしめ、同時に第２のデータ・ブ
ロックを周辺装置１８６から２ポート記臆ユニツ）２２
ａ、２２ｂへ転送せしめる。

ＤＭＡ制御ユニット１３では循環優先順位モードが使用
されるから、ホスト・プロセッサへのサイクル・スチー
ル転送は、概してＩ１０ユニットから２ポート記憶ユニ
ツトへのｆ）ＭＡ方式転送とインクリーブされる。

このシステムの利点は、１組の転送が次の組の転送を待
機する必要がないことである。

例えば、ホスト・プロセッサ１が他のタスクで忙しいな
らば、ＤＲＱＯ及びＤＲＱＩ要求線はイナクチブとなる
。

それでも、ＤＲＱ２及びＤＲＱ３要求線はデータを周辺
装置１８６から２ポート記憶ユニツ）２２ａ、２２ｂへ
転送し続ける。

逆に、所与の時間に周辺装置１８６が作動可能でなくて
も、ＤＲＱＯ及びＤＦｔＱ１チャネルはデータをホスト
・プロセッサ１ヘサイクル・スチール転送し続けること
ができる。

ＤＥ（ＱＯ／ＤＲＱＩデータ転送に関するＩ１０ユニッ
トは、ＤＲＱ２／ＤＲＱ３データ転送に関するＩ１０ユ
ニットと同じものでなくてもよい。

もし所望ならば、これら２絹の転送は、同一時間中に２
個の異なったＩ１０ユニットに関してなされてよい。

〔第１８図の複数周辺装置に関するＤＭＡ実施例の説明
〕第１８図は３個の異なった周辺装置（Ｉ１０ユニット）
に関して実行される２ポート記憶ユニツ）２２ａ、２
２ｂへのデータ転送がＤＭＡ制御ユニットによって処理
される実施例を示すものである。

周辺装置１８６は、第１７図に関して前に説明したよう
にして、ＤＭＡ制御ユニット１３により処理される。

加えて、２個の他の周辺装置１９５及び１９６、及び対
応する装置制御ユニット１９７及び１９８は第２のＤＭ
Ａ制御ユニット２００によって処理される。

第２のＤＭＡ制御ユニット２００は第１のＤＭＡ制御ユ
ニット１３と同じ構成のものであり、従って４チャネル
ＤＭ八制御ユニットである。

第２の装置ＤＭＮ要求論理ユニット２０１は第２の周辺
装置１９５のためにＤＭＡ要求を処理し、第３の装置Ｄ
ＭＡ要求論理ユニット２０２は第３の周辺装置１９６の
ためにＤＭＮ要求を処理する。

装置ＤＭＡ要求論理ユニット２０１及び２０２は装置Ｄ
ＭＡ要求論理ユニット１８５と同じ構成であり、且つ前
に説明したように論理ユニット１８５と同じように動作
する。

第１８図の実殉例の動作は、前に説明したところから自
明であるが、異なっている点として、ＤＭＩＬ制御ユニ
ット１３及び２００の双方が略同じ時間にマイクロプロ
セッサ１１へ「保留」要求信４（ＨＲＱｌ及びＨＲ，Ｑ
２）を与える場合に生じる競合状態がある。

この競合状態はＤＭ八へ合論理ユニツｌ−２０３によっ
て解決される。

ＤＭＡ競合論理ユニット２０３の１つの形態は第１９図
に示される。

第１９図を参照すると、ＤＭＡ制御ユニット１３及び２
００から生じるＨＲＱｌ及びＨＲＱ２信号は、それぞれ
第１９図の対応する入力端子へ与えられる。

ここで注意すべきは、第１８図に示されるように、上記
２つの信号はＭＰ制御バス３９の１部である［保留］要
求線へ接続されることである。

制御バス３９はマイクロプロセッサ１１へ接続されてお
り、上記の「保留」要求線への接続はＯＲ回路２０４を
介してなされる。

第１９図に示されるように、競合論理ユニット２０３は
マイクロプロセッサ１１から保留承認信号ＨＬＤＡを受
取る。

次に競合論理ユニット２０３は、２個のＤＭＡ制御ユニ
ット１３及び２００のうちいずれがこのＨＬＤＡ信号を
受取るべきかを決定する。

ＨＬＤＡ信号を受取ったＤＭＡ制御ユニットはＤＭＡ動
作の実行を許され、ＨＬＤＡ信号を受取らないＤＭＡ制
御ユニットは使用される番が来るまで待機しなければな
らない。

競合論理ユニット２０３はＡＮＤ回路２０５〜２０７及
びＮＯＴ回路２０８〜２１０を含む。

これらの回路によって実行される論理は、ＨＬＤＡ信号
が現われた時、ＨＲＱｌがルベルにありＨＲＱ２が０レ
ベルにあれば、ＨＬＤＡ信号はＨＬＤＡＩ出力端子を介
して第１のＤＭＡ制御ユニット１３へ入るようになって
いる。

逆に、ＨＬＤＡ信号が現われた時、ＨＲＱ２がルベルに
ありＨＲＱｌがθレベルにあれば、ＨＬＤＡ信号はＨＬ
ＤＡ２出力端子を介して第２のＤＭＡ制御ユニット２０
０へ送られるようになっている。

更に、ＨＬＤ＆信号が現われた時、ＨＲＱｌ及びＨＲＱ
２の双方がルベルにあれば、ＨＬＤＡ信号はＨＬＤ
ＡＩ出力端子を介して第１のＤＭＡ制御ユニット１
３へ送られる。

【図面の簡単な説明】

第１図は本発明に従うＩ１０制御装置を組込まれたディ
ジクル・データ処理システムのブロック図、第２図は第
２Ａ図、第２Ｂ図、第２Ｃ図、第２Ｄ図の配列を示す図
、第２Ｎ図乃至第２Ｄ図は本発明に従うＩ１０制御装置
の構成を詳細に示す図、第３図、第４図、第５図、第６
図、及び第７図は第１図のデータ処理システムで使用さ
れる各種の指令、制御ブロック、状況ワードの形式を示
す図、第８図は本発明に従うＩ１０制御装置で使用され
てよい典型的マイクロプロセッサの内部構成を詳細に示
す図、第９図は第８図のマイクロプロセッサで生じる典
型的命令サイクルを示すタイミング図、第１０図は本発
明に従うＩ１０制御装置で使用されてよい直接メモリ・
アクセス（ＤＭＡ）制御ユニットの内部構成を詳細に示
す図、第１１図は第１０図のＤＭＡ制御ユニットの２つ
の連続した典型的ＤＭＡサイクルで生じる各種の信号波
形を示したタイミング図、第１２図は第１２Ａ図及び第
１２Ｂ図の配列を示す図、第１２Ａ図及び第１２Ｂ図は
第２Ｃ図の割込み兼サイクル・スチール初期接続ユニッ
ト３３の内部構成を詳細に示す図、第１３図は第１３Ａ
図及び第１３Ｂ図の配列を示す図、第１３Ａ図及び第１
３Ｂ図は第２Ａ図の記憶制御論理ユニット４８の内部構
成、及びホスト・プロセッサ・チャネル・バスとＩ１０
制御装置記憶ユニットとの間でデータを転送するために
使用される両方向駆動器の方向信号（Ｄｌ。Ｄ３）及び出力能動信号（、ＯＥｌ、ＯＥ２，０Ｅ３
）の発生論理を示す図、第１４図は第２Ｂ図のマイクロ
プロセッサ１１によってアドレスされることのできる記
憶ユニットの低部分アドレス領域を示す図、第１５図は
第１４図に示される２個のＩＤＣＢバイト領域を拡大し
たものの図、第１６図は第２Ｂ図のホストＤＭＡ要求論
理ユニット２８及び第２Ａ図のレジスタ制御ユニット４
７の内部構成を詳細に示す図、第１７図は第２図のＩ１
０制御装置の変更例であって、周辺装置（■１０ユニッ
ト）とＩ１０制御装置記憶ユニットとの間で行われるデ
ータ転送が第２Ｂ図のＤＭＡ制御ユニット１３によって
処理されるものの図、第１８図は第２図のＩ１０制御装
量の変更例であって、３個の異なった周辺装置（■１０
ユニット）とＩ１０制御装置記憶ユニットとの間で行な
われるデータ転送を１対のＤＭＡ制御ユニットで制御す
るようにしたものの図、第１９図は第１８図に示される
ＤＭＡ競合論理ユニット２０３の内部構成を詳細に示し
たものの図である。１・・・・・・ホスト・プロセッサ（ＨＰ）、２・・・
・・・Ｉ１０制御装置、３，４，５，６・・・・・・周
辺装置（Ｉ１０ユニット）、７・・・・・・主記憶装置
、８・・・・・・ホスト・プロセッサＩ１０チャネル・
バス、９・・・・・・チャネル、１１・・・・・・マイ
クロプロセッサ（ＭＰ）、１２・・・・・・制御プログ
ラム記憶ユニット、１３・・・・・・直接メモリ・アク
セス（ＤＭＡ）制御ユニット、１４・・・・・・プログ
ラム可能割込み制御（ＰＩＣ）ユニット、１５・・・・
・・ユーザー記憶ユニット、１６・・・・・・マイクロ
プロセッサＩ１０バス、１７，１８゜１９．２０・・・
・・・装置制御ユニット、２２・・・・・・２ポート・
ランダム・アクセス記憶ユニット、２３・・・・・・ア
ドレス・デコーダ、２５・・・・・・指令レジスタ・フ
ァイル、２７・・・・・・サイクル・スチール・アドレ
ス・レジスタ、２８・・・・・・ホストＤＭへ要求論理
ユニット、３０・・・・・・初期接続割込み無雑用制御
ユニット。

Claims

【特許請求の範囲】１記憶ユニット及び該記憶ユニットへアドレスを供給
するプロセッサを含み、該プロセッサはその各マシン・
サイクルにおいて前記アドレスを出力するための制御パ
ルスを発生するようになっているデータ処理システムに
おいて、前記プロセッサとは別の第２のプロセッサから
の転送要求によって該第２のプロセッサと前記記憶ユニ
ットとの間でサイクル・スチール方式でデータを転送す
るために、通常は前記プロセッサからのアドレスを前記記憶ユニッ
トへ供給し、前記第２のプロセッサの接続を許容する接
続許容信号が発生されると前記第２のプロセッサからの
アドレスを前記記憶ユニットへ供給するアドレス選択手
段と、前記転送要求があったときに前記制御パルスに応答して
前記接続許容信号を発生する接続許容手段と、前記プロセッサと前記記憶ユニットとの間で実際のデー
タ転送が行われていない間に前記接続許容信号に応答し
て前記第２のプロセッサと前記記憶ユニットとの間でデ
ータ転送を行わせる転送手段とを具備するサイクル・ス
チール機構。