JPS5820060B2 - 入出力制御装置 - Google Patents

Description

【発明の詳細な説明】 〔発明の背景〕： 本発明は、ディジタル・データ処理システムにおいて、
ホスト・プロセッサと１個又はそれ以上の周辺装置（■
１０ユニット）との間でデータを転送する入出力（Ｉｌ
ｏ）制御装置に関する。

更に具体的には、本発明はデータ転送活動を監視するた
めマイクロプロセッサを使用するＩ１０制御装置に関す
る。

本発明の主たる目的は、実行されるタスクの種類及び数
に関して、更に処理されるＩ１０ユニットの種類及び数
に関して非常に柔軟性ある高パフォーマンスのＩ１０制
御装置を提供することである。

他の目的としては、次のようである。（１）現在及び将
来の各種の１１０ユニツ１〜を比較的簡単器つ直載な方
式で取付けることのできるＩ１０制御装置に提供するこ
と。

（２）非常に有効且つ高度に同時的な方式でかなりの数
の異なったデータ転送タスクを処理することのできるＩ
’１０制御装置を提供すること。

（３）各種のプログラミング及びデータ処理機能をホス
ト・コンピュータからオフロード（ｏｆｆｌｏａｄ）す
ることのできるＩ１０制御装置を提供すること。

（４）ホスト・プロセッサへ「制御装置ビジィ」信号を
絶対に出さないＩ１０制御装置を提供すること。

上記の目的は、マイクロプロセッサをペースとしたＩ１
０制御装置によって実現される。

Ｉ１０制御装置の構成において、マイクロプロセッサは
汎用プロセッサとして機能し、専用のＩ１０制御装置と
して機能しない。

とりわけ、１１０ユニツト（又はその関連した装置制御
ユニット）は、単にマイクロプロセッサ■１０バスへ取
付けることによって■１０制御装置へ接続される。

かくて、マイクロプロセッサは通常の方式でＩ１０ユニ
ットとの間でデータを転送することができる。

更に上記の目的は、１１０制御装置が接続されているホ
スト・プロセッサ（ＨＰ）Ｉ１０チャネル・バスと、マ
イクロプロセッサ（ＭＰ）Ｉ１０バスとの間でデータ転
送インターフェイスを与えるため、２ボート・ランダム
・アクセス記憶機構を使用することによって実現される
。

この記憶機構の１つのボートはＨＰＩ１０チャネル・バ
スへ接続され、他のボートはＭＰＩ１０バスへ接続され
る。

Ｉ１０制御装置の構成は、上記２ポ一ト記憶機構がマイ
クロプロセッサ自体の私的なランダム・アクセス記憶ユ
ニットであると考えることのできる機構になっている。

しかし、この２ボ一ト記憶機構はホスト・プロセッサに
よって直接アクセスされることができ、それによってホ
スト・プロセッサは２ボ一ト記憶機構との間でデータを
転送することができる。

かくて、２ポ一ト記憶機構はマイクロプロセッサ及びホ
スト・プロセッサの双方によって共用される記憶ユニッ
トであるが、ホスト・プロセッサの記憶ユニツ１〜への
アクセスはマイクロプロセッサに対して透明（ｔｒａｎ
ｓ−ｐａｒｅｎｔ）である。

更に他の特徴として、Ｉ１０制御装置には直接メモリ・
アクセス（１）ＭＡ）制御ユニットが設けられる。

これはマイクロプロセッサとは別個のユニットであり、
ホスト・プロセッサの主記憶装置と２ボート記憶ユニツ
トとの間で高速サイクル・スチール・モードのデータ転
送を行なうために使用される。

」寺に、ＤＭＡ制御ユニットはホスト・プロセッサへホ
スト・プロセッサ主記憶装置アドレスを与える第１チヤ
ネルと、２ボ一ト記憶機構へＩ１０制御装置記憶ユニッ
ト・アドレスを与える第２チヤネルとを含む。

これらのＤＭＡチャネルは、協働してホスト・プロセッ
サ主記憶装置からデータ・ワードを取出し、それを２ポ
一ト記憶機構のアドレスされたロケーションへ書くよう
に動作するか、逆に２ポ一ト記憶機構からデータ・ワー
ドを取出し、それをホスト・プロセッサ主記憶装置のア
ドレスされたロケーションへ書込むように動作する。

更に、ホスト・プロセッサがＩＡ制御装置記憶ユニツＩ
〜へアクセスすることによるデータ転送と、ＤＭＡ制御
制御ユニー１〜って制御されるサイクル・スチール・デ
ータ転送とをインターリーブする回路が設けられている
。

かくて、ホスト・プロセッサとＩ１０制御装置との間に
は２つの異なったデータ転送モードが与えられる。

これらのモードはインターリーブされて遅延及び相互間
の干渉が最少にされる とりわけ、これはＩ１０制御装
置かホスト・プロセッサ主記憶装置との間でデータ・ブ
ロックのサイクル・スチール転送を実行している同じ時
間に、新しいＩ１０指令がホスト・プロセッサから受取
られることを可能にする。

〔要約〕

本明細書において、ホスト・プロセッサ（ＨＰ）と１個
又はそれ以上のＩ１０ユニットとの間でデータを転送す
るための柔軟性ある高パフォーマンス入出力（Ｉｌｏ）
制御装置が説明される。

パフォーマンスを改善することは、ホスト・プロセッサ
とＩ１０制御装置の間で行なわれるデータ転送の２つの
異なったモードをインクリーブする機構を設けることに
よって達成される。

データ転送の１つのモードはＩ１０制御装置とホスト・
プロセッサの主記憶装置との間でデータをサイクル・ス
チールするモードであり、そのようなサイクル・スチー
ルはＩ１０制御装置によって制御される。

データ転送の他のモードはホスト・プロセッサによって
制御されるＩ１０指令形のデータ転送モードであり、転
送されるデータの各ワードについて、ホスト・プロセッ
サはＩ１０制御装置へＩ１０指令及びＩ１０アドレスを
与える。

パフォーマンスを改善する他の手段としては、プロセッ
サの記憶ユニットへ（又はそこから）データを転送する
同期サイクル・スチール機構がある。

実施例において、このプロセッサはデータ転送活動を監
視するためにＩ１０制御装置中に設けられたマイクロプ
ロセッサ（ＭＰ）である。

具体。的には、サイクル・スチール機構はインタリーブ
機構と組合せて使用され、ホスト・プロセッサを働かせ
て、■１０制御装置中に置かれたマイクロプロセッサ記
憶ユニットへ（又はそこから）Ｉ１０指令形のデータ・
ワードをサイクル・スチールさせる。

そのサイクル・スチールはマイクロ７０ロセツサに対し
て透明（ｔｒａｎｓｐａｒｅｎｔ）である。

かくて、ホスト・プロセッサはＩ１０制御装置へ（又は
そこから）データをサイクル・スチールすることができ
、同時にＩ１０制御装置はホスト・プロセッサ主記憶装
置へ（又はそこから）他の異なったデータをサイクル・
スチールすることができる。

これら２種類のサイクル・スチール転送は個々のデータ
・ワードに関してインタリーブ方式％式％ 更に、パフォーマンスを改善する手段としては、異なっ
たデータ・ビット幅のビット並列データ・・バスをイン
ターフェイスするデータ・インターフェイス機構がある
。

実施例において、この機構はデータ・バイトをデータ・
ワードへ（又はその逆へ）変換する自動的且つ高度に効
率的な機構である。

Ｉ１０制御装置の全体的な構成は、■１０制御装置によ
っていくつかの異なったタスクが実行されねばならない
場合に、これらタスクが高度にコンパクトで効率的な方
式でインクリーブされ、Ｉ１０制御装置に関して、望ま
しくない遊び時間が大きく削減されるようになっている
。

例えば、Ｉ１０制御装置が第１のＩ１０ユニットからホ
スト・プロセッサ主記憶装置へデータをサイクル・スチ
ールしている時に、そのサイクル・スチール動作に遊び
時間ができると、Ｉ１０制御装置は自動的に切替えられ
、他の異なったタスク（例えば、Ｉ１０制御装置から第
２の異なったＩ１０ユニットへデータを転送するタスク
）が開始される。

Ｉ１０制御装置の構成は、Ｉ１０データ転送の機能を果
たす外に、ホスト・プロセッサから通常のプログラミン
グ機能のあるものをオフロード（ｏｆｆｌｏａｄ）でき
るようになっている。

例えば、それはホスト・プロセッサのためにナンバ・ク
ランチング（ｎｕｍｂｅｒ ｃｒｕｎｃｈｉｎｇ）の
成るものを実行することができる。

更に、それはホスト・プロセッサ中で前に実行されたＩ
１０制御フ狛グラム機能の成るものをオフロードするこ
とができる。

更に、従来型のＩ１０ユニットのために設計されたオペ
レーティング・システム・ソフトウェアを有するホスト
・プロセッサへ新型のＩ１０ユニットを接続したい場合
に、上記１１０制御装置を使用することができる。

例えび、上記■１０制御装置を使用して、文字モード形
のキーボード・ディスプレーのために書かれたキーボー
ド・ディスプレー・ソフトウェアを有するホスト・プロ
セッサへページ・モード形キーボード・ディスプレー・
ユニットを接続することができる。

この場合、上記Ｉ１０制御装置のデータ処理能力が使用
され、文字モードのＩ１０指令及び制御ブロックが処理
されて、ページ・モード形の動作が正しく制御される。

かくてホスト・プロセッサのプログラミング・サポート
が陳腐化するのを著しく避けることができる。

〔全体的システムの説明〕

特に文脈上地の意味で用いられない限り、本明細書中で
使用される「データ１の語は英数字データ、状況（５ｔ
ａｔｕｓ）情幸大制御情報、アドレス値等を含むものと
する。

第１図を参照すると、そこには本発明に従って構成され
た入出力Ｉ１０制御装置を含むデイジルタ・データ処理
システムのブロック図が示される。

このシステムはホスト・プロセッサ１、Ｉ１０制御装置
２、複数の周辺装置（Ｉ１０ユニット）３〜６を含む。

ホスト・プロセッサ１には、ホスト・プロセッサ主記憶
装置７が接続される。

ホスト・プロセッサ１はホスト・プロセッサ（ＨＰ）Ｉ
１０チャネル・バス８を介して各種のＩ１０制御装置及
びＩ１０ユニットと通信するように構成される。

このチャネル・バス８はホスト・プロセッサ１のチャネ
ルへ接続され、それによって駆動される。

更に、チャネル９は記憶バス１０によって主記憶装置７
へ直接に接続される。

記憶バス１０は、ホスト・プロセッサ１で実行されてい
るプログラムを中断させることなく、チャネル・バス８
と主記憶装置７との間でデータをサイクル・スチールす
ることを可能にする。

例えば、ホスト・プロセッサ１はＩＢＭシリーズ／１プ
ロセッサと仮定する。

かくて、チャネル・バス８はシリーズ／１チヤネル・バ
スであり、その構成及び動作は米国特許第４０３８６４
２号に詳細に説明されている。

更に、この特許は現在のシリーズ／１形Ｉ１０制御装置
、及びＩ１０ユニットをホスト・プロセッサＩ１０チャ
ネル・バス８へ接続する場合の上記制御装置の使用法を
説明している。

Ｉ１０制御装置２は本発明の教示に従って構成されたＩ
１０制御装置の代表的実施例である。

それは現在市販されているシリーズ／１形Ｉ１０制御装
置よりも多くの利点及び改善点を有する。

このような特徴は汎用性があり、シリーズ／１形Ｉ１０
制御装置における利用に制限されると考えてはならない
。

Ｉ１０制御装置２はマイクロプロセッサ（ＭＰ）をベー
スとしたＩ１０制御装置であり、マイクロプロセッサ１
１、制御プログラム記憶ユニット１２、直接メモリ・ア
クセス（ＤＭＡ）制御ユニット１３、プログラム可能割
込み制御（ＰＩＣ）ユニツロ４、ユーザー記憶ユニット
１５（任意）を含む。

開型的には、マイクロプロセッサ１１及びユニット１２
〜１５は１個又はそれ以上の集積回路チップより構成さ
れ、且つマイクロプロセッサ１１によって要求される適
当な構成のマイクロプロセッサ１，１０バス１６へ接続
されている。

更に、周辺装置３〜６はそれぞれの装置制御ユニット１
７〜２０を介してマイクロプロセッサＩ１０バス１６へ
接続すれる。

例として、マイクロプロセッサ１１はインテル８０８５
Ａマイクロプロセツサである。

これは現在インテル社によって製造され且つ市販されて
いる単一チップの８ビツト・マイクロプロセッサである
。

制御プログラム記憶ユニット１２は続出し専用記憶ユニ
ットであり、■１０制御装置２におけるデータ転送活動
を監視し且つ制御するためにマイクロプロセッサ１１に
よって使用される各種の動作命令及び動作ルーチンを含
んでいる。

マイクロプロセッサ■１０バス１６は通常のインテル８
０８５Ａマイクロプロセツサ・バスである。

直接メモリ・アクセス（ＤＭＡ）制御ユニット１３は、
例えばインテル８２５７プログラム可肯鴫Ｍ八制御装置
である。

プログラム可能割込み制御（ＰＩＣ）ユニット１４は、
例えばインテル８２５９プログラム可能割込み制御装置
である。

それは単一チップ８要求割込み制御装置であり、現在イ
ンテル社によって製造され且つ市販されている。

改善された１１０制御装置２の主たる特徴は、マイクロ
プロセッサＩ１０バス１６とホスト・プロセ゛ンサ丁１
０チャネル・バス８との間でデ゛−り転送インターフェ
イスを与えるため、２ポート・ランダム・アクセス記憶
ユニット２２を使用したことである。

この記憶ユニットの１つのポートはバス８へ接続され、
他のポートはバス１６へ接続される。

バス８からバス１６へ、又はその逆方向へ通されるデー
タはこの記憶ユニットに一時的に記憶される。

１１０制御装置２の構成は、マイクロプロセッサ１１に
とって記憶ユニット２２が私的なランダム・アクセス記
憶ユニットであると考えられる構成になっている。

具体的には、記憶ユニット２２がマイクロプロセッサ１
１へ接続される態様は、）概して他のランダム・アクセ
ス記憶ユニットがマイクロプロセッサへ通常接続される
態様と同じである。

かくて、マイクロプロセッサ１１は通常の如くデータを
記憶ユニット２２へ（又はそこから）転送することがで
きる。

しかし、記憶ユニット２２はホスト・プロセッサ１によ
って直接にアクセスされることができ、ホスト・プロセ
ッサ１はデータを記憶ユニット２２へ（又はそこから）
転送することができる。

しかし構成としては、ホスト・プロセッサ１による記憶
ユニット２２の直接アクセスは、マイクロプロセッサ１
１に対して透明であるようになっている。

かくて、記憶ユニット２２はマイクロプロセッサ１１及
びホスト・プロセッサ１の双方によって共用される共用
記憶ユニットの如く動作し、ホスト・プロセッサ１のア
クセスはマイクロプロセッサ１１に対して透明である。

ホスト・プロセッサ１は、バス８を介してＩ１０制御装
置２へ即値装置制御ブロック（ＩＤＣＢ）を送ることに
よって、■１０制御装置２におけるＩ１０１００開始又
は終了を生じさせる。

、ＩＤＣＢは１バイトのＩ１０指令及び１バイトの装置
アドレスを含む。

本実施例において、これら２つの項目（■１０指令及び
装置アドレス）はバス８のアドレス・バス部分を介して
送り出される。

周辺装置３〜６の各々はそれぞれ独自の装置アドレスを
割当てられている。

アドレス・デコーダ２３はバス８を監視する。

それが周辺装置３〜６の１個の装置アドレスが生じたこ
とを検出すると、それは出力線２４上にアドレス・ゲー
ト捕捉信号を発生する。

この信号は４バイト指令レジスタ・ファイル２５へ与え
られ、その時バス８上に現われている１バイトのＩ１０
指令をそこに記憶される。

更に、アドレス・デコーダ２３は４ビツト装置選択バス
２６中の装置選択線の適当な１本を能動化する。

４本の装置選択線はＰＩＣユニット１４の異なった割込
み要求入力へ接続される。

ＰＩＣユニット１４は選択された周辺装置のための割込
み要求をバス１６を介してマイクロプロセッサ１１へ送
る。

マイクロプロセッサ１１はこの割込み要求を認識し、レ
ジスタ・ファイル２５から対応するＩ１０指令をフェッ
チする。

マイクロプロセッサ１１は、このＩ１０指令によって要
求された動作を開始する。

上記ホスト・プロセッサＩ１０指令モードは、ホスト・
プロセッサと記憶ユニット２２との間でデータを転送す
るためにも使用される。

更に具体的には、■１０指令及び装置アドレスがバス８
上に発生する間に、ホスト・プロセッサ１又は記憶ユニ
ット２２からデータ・ワード（２バイト）をバス８のデ
ータ・バス部分に置くことができる。

書込み形Ｉ１０指令の場合、ホスト・プロセッサ１はデ
ータ・ワードをバス８上に置き、次いでそのようなデー
タ・ワードは記憶ユニット２２へ書込まれることができ
る。

逆に読出し形Ｉ１０指令の場合、記憶ユニット２２はデ
ータ・ワードをバス８上に置き、次いでそのようなデー
タ・ワードはホスト・プロセッサ１へ読出されることが
できる。

いずれの場合でも、記憶ユニット２２のアドレシングは
、バス８のアドレス・バス部分に現われるＩ１０指令ビ
ット及び装置アドレス・ビットの成るものによって達成
される。

換言すれば、ホスト・プロセッサ１は記憶ユニット２２
をアドレスするためのアドレス・ビット値を与える。

Ｉ１０制御装置２の構成は、ホスト プロセッサによる
記憶ユニットのアクセスがマイクロプロセッサ１１によ
って実行されつつあるプログラムを中断しないようにな
っており、故にホスト・プロセッサによる上記アクセス
はマイクロプロセッサに対して透明（ｔｒａｎｓｐａｒ
ｅｎｔ）であるＯホスト・プロセッサ１とＩ１０制御装
置２（具体的には記憶ユニット２２）との間では、デー
タ転送の第２のモードが存在する。

この第２モードは所謂サイクル・スチール・データ転送
モードであり、個々のデータ・ワードの転送は■１０制
御装置２によって開始及び制御され、データ・ワードは
ホスト・プロセッサ主記憶装置７へ（又はそこから）サ
イクル・スチールされる。

通常、このサイクル・スチール・モードは、ホスト・プ
ロセッサ１と記憶ユニット２２との間で複数ワード・ブ
ロックのデータを転送するために使用される。

本実施例において、これらサイクル・スチール・データ
転送は直接メモリアクセス（ＤＭＡ）制御ユニット１３
によって監視され且つ制御される。

ＤＭＡ制御ユニット１３は、各々のデータ・ワード転送
について、サイクル・スチール・アドレス・レジスタ２
７を介してホスト・プロセッサ１へ第１アドレスを与え
、バス１６を介して記憶ユニット２２へ第２アドレスを
与える。

ホスト・プロセッサ１へ与えられたアドレスはデータが
転送されるべき主記憶装置７のロケーションを選択し、
記憶ユニット２２へ与えられたアドレスはデータが転送
されるべき記憶ユニット２２のロケーションを選択する
。

データ・ワードは主記憶装置７へ（又はそこから）バス
１０を介してサイクル・スチール・モードで移動される
。

これはそのようなデータ転送がホスト・プロセッサ１に
よって実行されつつあるプログラムの中断を生じさせな
いことを意味する。

このサイクル・スチール・データ転送モードは、ＤＭＡ
制御ユニット１３において２つのチャネルを使用するこ
とを必要とする。

１つのチャネルはサイクル・スチール・アドレス・レジ
スフ２フヘホスト・プロセッサ主記憶装置アドレスを与
え、他のチャネルは記憶ユニット２２へＩ１０制御装置
記憶ユニットアドレスを与える。

更に、ＤＭＡ−制御ユニット１３は、複数ワードより成
るデータ・ブロックの中で転送されるべきワードがいく
ら残っているかを追跡するワード・カウンタを含む。

ＤＭＡ制御ユニット１３の動作はホストＤＭＡ要求論理
ユニット２８によって制御される。

所与の複数ワード・サイクル・スチール転送動作につい
ては、ＤＭＡ制御ユニット１３中のアドレス・カウンタ
及びワード・カウンタが最初マイクロプロセッサ１１に
よって適当な開始値ヘセットされる。

次いで、マイクロプロセッサ１１は線２９を介して要求
論理ユニット２８へ適当な開始信号を出す。

その後、ＤＭＡ制御ユニット１３及び要求論理ユニット
２８は複数ワード・データ・ブロックのサイクル・スチ
ール処理を引継ぐ。

要求論理ユニット２８は、各々のワード転送のために、
線３１を介して初期接続割込み無雑用制御ユニット３０
ヘサイクル・スチール要求信号を送る。

ユニ。ット３０は、それに応答してホスト・プロセッサ
１ヘサイクルスチール要求信号を送る。

ホスト・プロセッサのチャネル９がデータ・ワード転送
を行なう準備を完了した時、それはユニット３０ヘサー
ビス・ゲート信号を送る。

ユニット３０はそ。れに応答してサービス・ゲート捕捉
信号を発生し、この信号は線３２を介して要求論理ユニ
ット２８へ与えられる。

この信号はＤＭＡ制御ユニット１３の動作とチャネル９
の動作とを協調させるために使用される。

初期接続割込み無雑用制御ユニット３０の詳細は米国特
許第４０３８６４２号に記載されているから、ここでは
重ねて説明しない。

これまでの説明から分るように、■１０制御装置２はホ
スト・プロセッサ１１０指令によるデータ転送とＤＭＡ
制御ユニット１３によって制御される個別データ・ワー
ド・サイクル・スチール転送とをインクリーブする回路
を含むことが分る。

かくて、ホスト・プロセッサ１とＩ１０制御装置２との
間には、２つの異なったデータ転送モードが存在し、こ
れら２つのモードの個々の転送はインクリーブされて、
転送の最少の遅延及び転送相互間の最少の干渉を実現す
る。

考慮すべき第３のデータ転送モードは、記憶ユニツ１へ
２２と周辺装置３〜６との間のデータ転送である。

本実施例において、マイクロプロセッサ１１は記憶ユニ
ット２２と周辺装置３〜６との間でこのデータ転送を処
理し且つ制御するために使用される。

記憶ユニット２２から周辺装置３〜６へ転送の場合、記
憶ユニット２２をアドレスし、そこからマイクロプロセ
ッサ１１中の内部レジスフへデータ・バイ１へを転送す
るために、第１マイクロプロセツサ命令サイクルが使用
される。

次いで、所望の周辺装置（Ｉ１０ユニット）をアドレス
し、マイクロプロセッサの内部レジスフから選択された
Ｉ１０ユニットへデータ・バイトを転送する為に、第２
のマイクロプロセッサ命令サイクルが使用される。

データを反対方向に転送する場合、この順序は逆にされ
る。

即ち、マイクロプロセッサ１１は所定のＩ１０ユニット
からデータ・バイトをフェッチし、次いで次の命令サイ
クルでそのデータ・バイトを記憶ユニット２２へ書込む
。

それぞれの周辺装置３〜６に対応する装置制御ユニット
１７〜２０は、データを記憶ユニット２２へ送る（又は
そこから受取る）準備がととのった時点をマイクロプロ
セッサ１１へ知らせる。

この通知動作はＰＩＣユニット１４へ送られる割込み要
求信号によって達成される。

そのような割込み要求の各々について、ＰＩＣユニッ１
−１４はバス１６を介してマイクロプロセッサ１１へ割
込み要求を送る。

ＰＩＣユニット１４は優先順位解決手段を含む。

この解決手段は、複数の要求が受取られた時、これら要
求をマイクロプロセッサ１１へ通す順序を決定するよう
に動作する。

マイクロプロセッサ１１は、その１１０デーク転送活動
を実行する外に、通常ホスト・プロセッサ１で実行され
るプログラミング機能の成るものをオフロードするため
にも使用することができる。

例えば、マイクロプロセラ→力１１は、通常ホスト・プ
ロセッサ１でなされるナンバ・クランチング（ｎｕｍｂ
ｅｒ ｃｒｕｎｃｈｉｎｇ）の成るものを実行するこ
とができる。

この方法としては、若干のものがある。

典型的な方法はホスト・プロセッサ１をして適当なナン
バ・クランチング・ブロク゛ラム・ルーチンを記憶ユニ
ット２２へ転送せしめることである。

記憶ユニット２２へ転送されたルーチンは、後にホスト
・プロセッサ１からフランチされるべき数を受取り、ナ
ンバ・クランチングを実行し、次いでその結果をホスト
・プロセッサ１へ戻すため、マイクロプロセッサ１１に
よって必要とされる命令の全てを含む。

プログラム・ルーチンが転送された後、ホスト・プロセ
ッサ１がフランチされるべき１組の数を有する時、それ
は常に特定のＩ１０指令を介してこの事実をマイクロプ
ロセッサ１１へ知らせ、その数を記憶ユニット２２へ送
る。

その後時間が許せば、マイクロプロセッサ１１は、前に
記憶ユニット２２に記憶されたナンバ・クラン千ング・
プログラム命令の制御の下で、ナンバ・クランチングを
実行する。

ナンバ・クランチングを完了した後、マイクロプロセッ
サ１１はその結果をホスト・プロセ゛ラサ１へ戻す。

典型的には、ナンバ・クランチング・プログラム、フラ
ンチされるべき数、及びフランチの結果は、ＤＭＡ制御
ユニット１３によって制御されるホスト・プロセッサ・
サイクル・スチール・モードによって、ホスト・プロセ
ッサ１と記憶ユニット２２との間で転送される。

Ｉ１０制御装置２のホスト・プロセッサ・オフロード能
力の興味ある点は、Ｉ１０制御装置２ヘオフロードされ
る特定のホスト・プロセッサ機能が所望の場合に時々刻
々と変化されてよいことである。

かくて、例えば第１の時間中第１の形式のナンバ・クラ
ンチング動作がＩ１０制御装置２ヘオフロードされ、後
に第２の時間中第２の異なった形式のナンバ・クランチ
ング機能が１１０制御装置２ヘオフロードされて、最初
のナンバ・クランチング機能と置換えられてよい。

かくて、所望ならば、Ｉ１０制御装置２の使命は、ホス
ト・プロセッサ１によって時々刻々と変化させることが
できる。

〔第２図の１１０制御装置の説明〕 第２Ａ図、第２Ｂ図、第２Ｃ図、第２Ｄ図を参照すると
、そこには第１図のＩ１０制御装置２の構成が詳細に示
される。

第２Ｃ図のユニット３３は第１図の初期接続割込み無雑
用制御装置３０の１部の機能を含む。

即ち、第２Ｃ図のユニット３３は、第１図の制御ユニッ
ト３０の割込み兼サイクル・スチール初期接続機能だけ
を含む。

本実施例において、「ワード−１は２バイトヨリ成り、
「バイト」は８ビツトより成るものとする。

第２Ａ図及び第２Ｃ図のバス８は２バイトのデータ・バ
ス３４．２バイトのアドレス・バス３５、複数線より成
る制御バス３６より成る。

２バイト（１ワード）のデータ・バス３４は１６本の並
列データ・ビット線を含む。

これらの線は、２バイト・ホスト・プロセッサ・データ
・ワードの高順位バイトに対する第１の８ビツト・デー
タ・バス３４ａと、２バイト・データ・ワーードの低順
位バイトに対する第２の８ビツト・データ・バス３４ｂ
とに分れる。

同様に、アドレス・バス３５は１６本の並列アドレス・
ビット線より構成される。

これらの線は高順位アドレス・ビットに対する８ビツト
・アドレス・バス３５ａと、低順位アドレス・ビットに
対する８ビツト・アドレス・バス３５ｂとに分れる。

制御バス３６は約４５本の並列制御線より成る。

これらの制御線及びその機能は米国特許第４０３８６４
２号に詳細に説明されている。

第２Ｂ図及び第２Ｄ図のマイクロプロセッサ■１０バス
１６は１バイトのデータ・バス３７．２バイトのアドレ
ス・バス３８、複数線より成る制御バス３９より成る。

データ・バス３７は８本の並列データ・ビット線を有す
る。

アドレス・バス３８は１６本の並列アドレス・ビット線
を有し、これらの線は、高順位アドレス・ビットに対す
る第１の８ビツト・アドレス・バス３８ａと、低順位ア
ドレス・ビットに対する第２の８ビツト・アドレス・バ
ス３８ｂとに分けられる。

制御バス３９は約２５本の並列制御信号線を含む。

これらの線はマイクロプロセッサ１１の制御端子の数に
対応する。

更に制御バス３９は他の若干の制御線を含むが、これら
の線は他のユニットの制御端子に対応する。

これらの制御線についてはインテル８０８５Ａマイクロ
プロセツサに関してインテル社から発行されている各種
のユーザーマニュアル及び技術書中に詳細に説明されて
いる。

第２Ａ図に示されるように、記憶ユニット２２は実際に
は多数のランダム・アクセス記憶ユニットよす成る。

その記憶ユニットの数はＭ対Ｎの比率に等しい。

ここでＭはホスト・プロセッサ・データ・バス３４の幅
を示し、Ｎはマイクロプロセッサ・データ・バス３７の
幅を示し、ＭはＮの複数である。

本実−流側において、Ｍは２バイトに等しく、Ｎは１バ
イトに等しく、Ｍ対Ｎの比率は２となる。

かくて、本実施例において、記憶ユニット２２は２個の
別個のランダム・アクセス記憶ユニット２２ａ及び２２
ｂより成り、各記憶ユニットは１バイトの幅を有する。

記憶ユニツｈ ２２ ａは２バイト・データ・ワードの
高順位バイトを記憶するために使用され、かくてＨＰＩ
１０チャネル・バス８の高バイト・データ・バス３４ａ
へ接続されている。

記憶ユニツｔ−２２ｂは２バイト・データ・ワードの低
順位バイトを記憶するために使用され、かくてチャネル
・バス８の低パイ１−・データ・バス３４ｂへ接続され
ている。

記憶ユニット２２ａ及び２２ｂは新規なデータ・インタ
ーフェイス機構の１部である。

このイン；ターフェイス機構は、Ｍが２に等しくＮが１
に等しい特定の場合に、Ｍバイト・データ・バスをＮバ
イト・データ・バスへインターフェイスする。

かくて、もつと一般的に言えば、そのような別個の記憶
ユニットの数はＭとＮの比率に等しくされ・る。

かくて、例えばホスト・プロセッサが４バイトのデータ
・バスを有し、マイクロプロセッサが１バイトのデータ
・バスを有する場合、４個の別個の記憶ユニットが使用
される。

更に、もっと一般的に言えば、そのような記憶ユニット
の幅はＮ・に等しくされるべきである。

Ｎは２つのデータ・バスの狭い方の幅である。

更に、■１０制御装置２は記憶ユニット２２ａ及び２２
ｂのために別個の選択的に動作可能なＮバイト・データ
転送機構を含む。

本実施例において、このデータ転送機構は１バイト両方
向駆動器４０及び４１（第２Ａ図）の形式をとる。

これら駆動器の各々は、例えばインテル８２８６．８ビ
ット並列両方向バス駆動器であってよい。

駆動器４０の一方は８ビット記憶バス４２を介して記憶
ユニット２２ａのデータ端子に接続され、駆動器４０の
他方（■１０端子）はデータ・バス３７へ接続される。

同様に、駆動器４１の一方は８ビツト記憶バス４３を介
して記憶ユニッｌ−２２ｂのデータ端子へ接続され、１
駆動器４１の他方はデータ・バス３７へ接続される。

駆動器４０及び４１の各々は２個の制御信号（端子）を
有する。

即ち、それらは方向制御信号（端子）Ｄと出力能動制御
信号（端子）ＯＥである。

方向制御端子りがゼロ・レベルにあれば、データは右か
ら左へ流れることができ、Ｄがルベルにあれば、データ
は左から右へ流れることができる。

出力能動端子ＯＥがゼロ・レベルにあれば、１駆動器の
全ての出力線は高インピーダンス出力状態にセットされ
、駆動器は無能化され、データはそこを通ることができ
ない。

ＯＥ端子がルベルにセットされると、駆動器は能動化さ
れ、そして方向制御端子りの２進レベルによって決定さ
れる方向へデータを通す条件へ置かれる。

以下の説明で分るように１．駆動器４０及び４１は、デ
ータを通す条件へ置かれる。

以下の説明で分るように１、駆動器４０及び４１は、デ
ータが記憶ユニット２２ａ及び２２ｂとデータ・バス３
７との間で転送されている時にのみ動作可能となる（能
動化される）。

更に、それらは交互に能動化され、データ・バス３７と
記憶ユニット２２ａ及び２２ｂの交互の１個との間で連
続的にデータ・バイトを転送する。

換言すれば、最初にデータ・バイｌ−については、駆動
器４０がオンにされ、駆動器４１がオフにされ、このデ
ータ・バイＩ・は記憶ユニット２２ａへ（又はそこから
）転送されるようにされる。

次のデータ・バイトについては、１駆動器４１がオンに
され、駆動器４０がオフにされ、データ・バイトは記憶
ユニット２２１）から（又はそこへ）転送させられる。

このようにして、１時に１個のバイトのみがデータ・バ
ス３７へ（又はそこから）転送される。

更に、Ｉ１０制御装置２は選択的に動作可能なＭバイト
・データ転送機構を含む。

この転送機構は記憶ユニット２２ａ及び２２１）のデー
タ端子をＭバイｌ−ＨＰデータ・バスの１バイト・バス
へ接続するためのものである。

本実施例において、Ｍは２でＮは１であり、よって記憶
ユニット２２ ａ及び２２ｂのデータ端子は２バイト・
チャネル・デ゛−り・バス３４の１バイｌ−・テ゛−り
・バス３４ａ及び３４ｂのそれぞれへ接続される。

このデータ転送機構は１６ビツト両方向１駆動器４４及
び４５．１６ビツト（２バイト）データ・レジスフ４６
、レジスタ制御ユニット４７を含む。

駆動器４４及び４５の各々は、例えば２個のインテル８
２，８６゜８ビット並列両方向１駆動器である。

図を簡明にするため、第２Ａ図においては、２個の８ビ
ツト駆動器の各組は１個のブロックとして表わされてい
。

る。

接続の方法は、記憶ユニット２２ａが高バイト・データ
・バス３４ａへ接続され、記憶ユニット２２ｂが低バイ
ト・データ・バス３４ｂへ接続されるようになっている
。

これらの１駆動器４４及び４５は、方向制御端子〕、Ｄ
ｉ、Ｄ３及び出力能動制御端子ＯＥ１、ＯＥ３を有する
。

この場合、方向制御端子りがゼロ・レベルである時、デ
ータ・フローの方向は左から右（データ・バス３４から
記憶ユニット２２ａ及び２２ｂへ）である。

さしあたり、方向制御信号及び出力能動制御信号は記憶
制御論理ユニット４８から得られるものと仮定する。

その発生の方法は後に論理ユニット４８の詳細を説明す
る時に説明する。

データ・レジスタ４６は、例えば１対のインチ。

ル８２８２．８ビツト入出力ポート・ユニットである。

そのようなユニットの各々は８個のバイポーラ・ラッチ
を含み、各ラッチは３状態出力バツフアを有する。

ラッチをロードするためにはストローブ信号ＳＴＢが使
用され、出力バッファを能動化するためには出力能動信
号ＯＥ２が使用される。

ラッチ出力バッファは、能動化されていない時、レジス
タ出力端子に高出力インピーダンスを与える。

本実施例において、データ・レジスタ４６の入力端子は
、その出力端子が接続されている同じデータ線へ接続さ
れる。

かくて、個々のビット入力端子は、実際には対応する個
々のビット出力端子へ接続されている。

これまでの説明から分るように、ストローブ信号及び出
力能動信号の双方が同時にルベルになる場合がある。

これはラッチ出力バッファが、ラッチがロードされつつ
ある時に、能動化されることを意味する。

これは許される条件であり、ラッチ又は出力バッファの
いずれに対しても害とならない。

更に、駆動器４５は駆動器４０及び４１のいずれかが能
動化されるのと同じ時間に能動化されることは決してな
い。

かくて、記憶ユニット２２ａ及び２２ｂのデータ端子は
データ・バス３４及びデータ・バス３７のいずれかへ接
続されることができるが、同時に双方のデータ・バスへ
は接続されない。

駆動器４５は記憶ユニット２２ａ及び２２ｂの双方から
（又は双方へ）同時にデータを転送するように働く。

これは駆動器４０及び４１によって実行される交互の１
バイト転送と対照的である。

データ・レジスタ４６の目的は、■１０制御置がデータ
・ワードの転送を望んでいる時、ホスト・プロセッサ１
がそのデータ・ワードを受取る準備がととのっていない
場合に（逆の場合にも）、２バイト・データ・ワードを
一時的に記憶することである。

例えば、■１０制御装置２が記憶ユニット２２ａ及び２
２ｂからデータ・ワードを続出すことができても、ホス
ト・プロセッサ１がそれを受取る準備をととのえていな
ければ、そのようなデータ・ワードは一時的にデータ・
レジスタ４６に保持される。

その後、ホスト・プロセッサ１が準備完了となった時、
駆動器４４が能動化されて、データ・レジスタ４６中に
保持されているデータ・ワードがデータ・バス３４上に
置かれる。

他方、ホスト・プロセッサ１がＩ１０制御装置２と同じ
時間に準備を完了していれば、駆動器４４及び４５の双
方は同時に能動化され、データ・ワードは直接にデータ
・バス３４へ通される。

この場合、データ・レジスタ４６の存在は意味がない。

データ・ワードが反対方向、即ちデータ・バス３４から
記憶ユニット２２ａ及び２２ｂへ転送されている時にも
同様に考えられる。

もし記憶ユニット２２ａ及び２２ｂが準備を完了してい
なければ、データ・ワードは一時的にデータ・レジスタ
４６中に保持され、記憶ユニット２２ａ及び２２ｂが準
備完了になるまで駆動器４５は能動化されなＧ）。

かくて、データ・レジスタ４６の使用は、ホスト・プロ
セッサ１とＩ１０制御装置２との間のタイミング差を考
慮に入れたものである。

アドレシングに関連した各種の機構を説明する前に、チ
ャネル・バス８上に異なった時間に現われる各種の項目
を考察しておくことが理解の手助けとなる。

これらの項目は第３図乃至第７図に示される。

具体的には、これらの図面はＩＢＭシリーズ／ ］、
Ｉ １０チヤネル・バスに必要なアーキテクチャ−上の
要件に従ってチャネル・バス８を使用する場合を示した
ものである。

第３図は即値装置制御ブロック（ＩＤＣＢ）のレイアウ
トを示す。

ホスト・プロセッサ１は、それが１１０指令をＩ１０制
御装置２へ送りたい場合に、上記ＩＤＣＢをバス８上に
置く。

ＩＤＣＢは４バイト制御ブロツクである。

その第１バイト（バイト０）は８ビツトのＩ１０指令で
あり、第２バイト（バイト１）は８ビツトの装置アドレ
スであり、第３及び第４バイト（バイト２及び３）は１
６ビツトの直接プログラム制Ｎ（ＤＰＣ）データ・ワー
ド又はサイクル・スチール装置制御ブロック（ＤＣＢ）
開始アドレスである。

Ｉ１０指令（バイ１−０）は高バイト・アドレス・バス
３５ａへ送り出され、装置アドレスは低バイト・アドレ
ス・バス３５ｂへ送り出される。

ＤＰＣテ゛−り・ワード又はサイクル・スチールＤＣＢ
開始アドレスの高及び低順位バイトは高バイト・データ
・バス３４ａ及び低バイト・データ・バス３４ｂのそれ
ぞれへ送り出される。

高順位バイトはＩＤＣＢバイト２（ビット１６〜２３）
であり、低頭位バイトはＩＤＣＢバイト３（ビット２４
〜３１）である。

４個のＩＤＣＢバイトの全ては同時に送り出される。

第７図は種々のＩ１０指令についてＩ１０動作の意味及
び分類を示す。

Ｉ１０指令のビット１は読出し形（Ｒ）の動作が書込み
形Ｗの動作かを区別するために使用される。

読出し動作は、データその他の情報がＩ１０ユニットか
らホスト・プロセッサへ転送されるものであり、書込み
動作は、データその他の情報がホスト・プロセッサから
Ｉ１０ユニットへ転送されるものである。

Ｉ１０動作を分類する他の方法は、それが直接プログラ
ム制御（ＤＰＣ）動作であるかサイクル・スチール動作
であるかによる。

まずＤＰＣ動作の場合を考えると、各々のＤＰＣ読出し
形指令はデータ又は状況情報の２バイト・ワードをＩ１
０制御装置２からホスト・プロセッサ１へ転送せしめる
。

各々のＤＰＣ書込み形指令はデータ又は制御情報の２バ
イト・ワードをホスト・プロセッサ１から■／′０制御
装置２へ転送せしめる。

ＤＰＣデーデーワード（ＩＤＣＢビット１６〜３１）は
データ・バス３４を介して転送され、記憶ユニット２２
ａ及び２２ｂへ記憶され、又はそこから転送される。

高順位バイト（バイト２又はビット１６〜２３）は記憶
ユニット２２ａへ記憶され（又はそこから読出され）、
低順位バイト（バイト３又はビット２４〜３１）は記憶
ユニット２２ｂへ記憶される（又はそこから読出される
）。

この形式のデータ転送はｒＤＰＣ，ｊと呼ばれる。

何故ならば、各データ・ワードの転送はホスト・プロセ
ッサ・プログラムの直接制御の下にあり、ホスト・プロ
セッサは転送される各ワードのために別個のＩ１０指令
を出さなければならないからである。

前述した如く、ホスト・プロセッサ主記憶装置７への（
又はそこからの）データの実際のサイクル・スチールは
Ｉ１０制御装置２によって制御される。

しかし、そのようなサイクル・スチール動作を始める前
に、ホスト・プロセツツサ１は１１０制御装置２ヘサイ
クル・スチール開始指令を送る必要がある。

サイクル・スチール開始指令のためのＩＤＣＢのバイト
２及び３（ビット１６〜３１）は、８ワードの装置制御
ブロック（ＤＣＢ）の第１ワード（ワード０）が記憶さ
れている主記憶装置７のアドレスを含む。

この８ワード装置制御ブロツクの典型的フォーマットは
第４図に示される。

この装置制御ブロックの主記憶装置開始アドレス（ワー
ドＯアドレス）は、データ・バス３４を介して転送され
、記憶ユニット２２ａ及び２２ｂに記憶される。

その後、この主記憶装置開始アドレスはＩ１０制御装置
２によって使用される。

それは第４図に示される装置制御ブロック（ＤＣＢ）の
８ワードを主記憶装置７からサイクル・スチールするた
めである。

そのようなりＣＢワードは記憶ユニット２２ａ及び２２
ｂへ転送され記憶される。

その後、マイクロプロセッサ１１はこれらＤＣＢワード
の成るものに含まれる情報を使用し、所望のデータ転送
サイクル・スチール動作のためにＤＭＡ制御ユニット１
３を適当な開始条件へ設定する。

その後、主記憶装置７への（又はそこからの）データ・
ワードのサイクル・スチールは、ＤＭＡ制御ユニット１
３によって制御される。

これらデータ・ワードの個々の転送に関するバス８の使
用態様は第５図に示されるとおりである。

主記憶装置データ・アドレスはＩ１０制御装置２からホ
スト・プロセッサ１ヘアドレス・バス３５を介して転送
され、転送されるべきデータ・ワードはデータ・バス３
４を介して転送される。

主記憶装置アドレスは主記憶装置７内のアドレスであっ
て、そこへ（又はそこから）データ・ワードが転送され
る。

データ・バス３４を介して転送されるデータ・ワードの
他の形式は、第６図に示される割込み１Ｄワードである
。

この割込み１ＤワードはＩ１０制御装置２からホスト・
プロセッサ１へ送られるが、それはＩ１０制御装置２中
で生じた条件又は事象をホスト・プロセッサ１へ知らせ
、又はし勺制御装置２がサービスを必要とすること、更
に正確には装置アドレスによって指定されたＩ１０ユニ
ットがサービスを必要とすることをホスト・プロセッサ
１へ知らせるためである。

割込み情報バイｌ−（Ｉ ＩＢ）は必要なサービスの形
式を指定する。

適当な割込み１Ｄワードはマイクロプロセッサ１１によ
って記憶ユニット２２ａ及び２２ｂにセットされ、その
後記憶ユニット２２ａ及び２２ｂからデータ・バス３４
を介してホスト・プロセッサ１へ転送される。

第２Ａ図に示されるように、アドレス・デコーダ２３は
８ビツト・アドレス比較器５０を含む。

比較器５０の入力端子の１つは両方向駆動器５１゜を介
して低バイト・アドレス・バス３５ｂへ接続される。

それはＩＩ）Ｃ，Ｅ３の装置アドレス・バイトを受取る
ためである。

比較器５０の他の入力端子はアドレス・ジャンパ５２へ
接続される。

それは予め設定された装置アドレスを与えるためである
。

この装置アドレスはＩ１０制御装置２へ付加された周辺
装置（１１０ユニツト）へ割当てられている。

低バイト・アドレス・バス３５ｂ上に現ワレる装置アド
レスがジャンパ５２によって与えられる装置アドレスの
１つと一致すれば、アドレス比。

較器５０は出力線５３上に［制御装置選択］信号を発生
する。

この時、もしホスト・プロセッサ１が制御バス３６のア
ドレス・ゲート線上にアドレス・ゲート信号を送り出し
ていれば（これは有効なＩＤＣＢがバス８上に存在して
いる時に起る）、ＡＮＤ回路５４はその出力線２４上に
アドレス・ゲート捕捉信号を発生する。

このアドレス・ゲート捕捉信号は駆動器を通して制御バ
ス３６のアドレス・ゲート・リターン線上にアドレス・
ゲート・リターン信号を発生する。

これは装置アドレスが正しく検出されたこと、且つＩ１
０制御装置２がＩＤＣＢデータ転送へ進行する準備がで
きたことをホスト・プロセッサ１へ知らせる。

両方向７駆動器５１は、例えば２個のインテル８２８６
．８ビット並列両方向駆動ユニットから構成される。

図を簡単にするため、それは第２Ａ図において単一ブロ
ックとして示される。

これら８ビツト駆動ユニツトの１個は高バイトーアドノ
ス・バス３５ａを内部病バイト・アドレス・バス５６へ
接続し、他の１個は低バイト・アドレス・バス３５ｂを
内部像バイト・アドレス・バス５７へ接続する。

駆動器５１の方向は、方向制御信号（端子）Ｄがゼロ・
Ｉノベルにある時、駆動器５１はデー′夕を左から右へ
（換言すれば、バス３５から内部バス５６及び５７へ）
転送するようにセットされる。

１駆動器５１の出力能動制御信号（端子）ＯＥ（図示さ
れず）は、電源へ永久的に接続され、駆動器５１の出力
が常に能動化されるようになっている。

従って、方向制御信号は通常ゼロ・レバルにあって左か
ら右へのデータ転送を可能にしているから、アドレス比
較器５０はほとんど連続的に低バイト・アドレス・バス
３５ｂを監視することができる。

監視することができない唯一の場合は、主記憶装置アド
レスがサイクル・ス千−ル・アドレス・レジスタ２７に
よってホスト・プロセッサ１へ送られつつある時である
。

主記憶装置アドレスが転送される間、サイクル・スチー
ル・サービス・ゲート（Ｃ８／ＳＧ）捕捉信号が存在し
て、方向制御端子りをルベルに置き、上記信号が存在し
ている限り、データ転送の方向が右から左になるように
される。

サイクル・スチール・アドレス・レジスタ２７は１６ビ
ツト・レジスタであり、例えば１対のインテル８２８２
．８ビツト入出力ポート・ユニットから構成されてよい
。

ホスト・プロセッサ１へ送られるべき主記憶装置アドレ
スは、ＭＰアドレス・バス３８ａ及び３８ｂを介してＤ
ＭＡ制御ユニット１３から得られ、上記アドレスはＡＮ
Ｄ回路５８から与えられる出力信号によってアドレス・
レジスタ２７ヘストローブされる。

このストローブ（ＳＴＢ）信号は、ＡＮＤ回路５８がＭ
Ｐ制御バス３９のＭＥＭＷ（メモリ書込み）線から与え
られるＭＥＭＷ信号とＤＭＡ制御ユニット１３から与え
られるＤＡＣＫＯ信号とを受取った時に発生される。

これらの信号については、後に詳細に説明する。

アドレス・レジスタ２７のための能動信号は、駆動器５
１について説明したサービス・ゲート捕捉信号と同じも
のである。

もし必要ならば、アドレス・ジャンパ５２によって与え
られる装置アドレスは、８ビツト駆動器５９を介してＭ
Ｐデータ・バス３７へ与えられることができる。

具体的には、マイクロプロセッサ１１はアドレス・ジャ
ンパからのアドレスを低バイト記憶ユニツｔ−２２ｂへ
転送し、第６図に示される割込みＩＤワードの装置アド
レスとすることができる。

第２Ａ図の線２４上にアドレス・ゲート捕捉信号が現わ
れると、いくつかの事象が生じる。

まず、それは装置選択デコーダ６０を能動化し、内部低
バイト・アドレス・バス５７上に現われる装置アドレス
を解読させ、且つその装置アドレスに対応する装置選択
線２６の１本を能動化させる。

例えば、アドレス・バス５７の装置アドレスが周辺装置
（■１０ユニット）Ａに対するものであれば、装置Ａ選
択線が付勢される。

前述した如く、装置選択線２６はＰＩＣ（プログラム可
能割込み制（社）ユニット１４（第２Ｄ図）へ接続され
る。

装置Ａ〜Ｄを選択する装置選択線の各々はＰＩＣユニッ
トのそれぞれの割込み要求入力へ接続される。

装置選択線の１本が能動化されると、それはＰＩＣユニ
ット１４をしてＭＰ制御バス３９を介してマイクロプロ
セッサ１１へ割込み要求信号を送らせる。

マイクロプロセッサ１１によって割込み要求が承認され
た後（制御バス３９の他の線上の割込み承認信号によっ
て）、ＰＩＣユニツロ４はマイクロプロセッサ１１ヘコ
ール（ＣＡＬＬ）命令を送る。

このＣＡＬＬ命令はマイクロプロセッサ１１を適当なサ
ービス・ルーチンへプラン−ｆ−させ、１１０指令が指
向されているＩ１０ユニツ１−のため（こそのＩ１０＋
旨令を処理させる。

Ｉ１０制御装置２へ取付けられたＩ１０ユニットの各々
のために、制御プログラム記憶ユニット１２（第２１３
図）の中には別個の処理サービス・ルーチンが記憶され
る。

ここで注意すべきは、第２図の１１０制御装置は第１図
に示されるＤＴＣユニット１４の外に第２のＩ）ＩＣユ
ニット６１を吏用することである。

ＰＩＣユニット６１はＰＩＣユニット１４と階段状に接
続され、２倍の割込み要求を処理することのできる１個
の割込み制御ユニットを構成している。

２個のＰＩＣユニットが階段状になった場合の動作はイ
ンテル社の技術文献中に十分に記載されており、ここで
重ねて説明しない。

アドレス・ゲート捕捉信号が線２４上に現われたことに
よって生じる第２の事象は、内部アドレス・バス５６上
に現われたＩ１０指令が指令レジスタ・ファイル２５へ
記憶されることである。

指令レジスタ・ファイル２５は、例えば２個のテキサス
・インスツルメンツ形ＳＮ７４ＬＳ ６７０．４×４レ
ジスク・ファイルから構成される。

これらのレジスタ・ファイルはテキサス・インスツルメ
ンツ社によって製造され市販されている。

２個の４ビツト幅レジスク・ファイルは協動して８ビツ
ト（１バイト）幅を有する単一のレジスタ・ファイルと
して動作し、４個の１バイト・ロケーションが別個にア
ドレス可能である。

換言すれば、レジスタ・ファイル２５は４個のアト１／
ス可能な１バイト・レジスタのスタックとして動作する
。

レジスタ・ファイル２５の構成は、バイト・ロケーショ
ンの１つへ書込むと同時に他のバイト・ロケーションか
ら読出すことができるように構成されている。

線２４上のアドレス・ゲート捕捉信号はレジスタ・ファ
イル２５の書込み能動端子へ印加され、低バイト・アド
レス・バス５７上の２個の低順位アドレス・ビットがレ
ジスタ・ファイル２５の書込み選択（書込みアドレシン
グ）端子へ印加される。

本実施例において、Ｉ１０制御装置２へ取付けられた４
個の周辺装置は４つの連続した装置アドレスを割当てら
れる。

この場合、バス５γ上に現われる２個の低順位装置アド
レス・ビットは４つのＩ１０装置アドレスを識別するの
に十分である。

かくて、レジスタ・ファイル２５にある１バイ１へ・ロ
ケーションの各々は、■１０制御装置２へ取付けられた
それぞれの周辺装置へ割当てられる。

ここではバス５７上にある２個の低順位アドレス・ビッ
トは周辺装置に対して次の関係を有するものとする。

即ち、００は周辺装置Ａに対応し、０１は周辺装置Ｂに
対応し、１０は周辺装置Ｃに対応し、１１は周辺装置り
に対応する。

バス５６上に現われるＩ１０指令は、それが指向されて
いる周辺装置（装置アドレス）に従って、レジスタ・フ
ァイル２５中のロケーションに記憶される。

かくて、周辺装置ＡのためのＩ１０指令はＯＯロケーシ
ョンに記憶され、周辺装置Ｂのための指令は０１０ケー
シヨンに記憶される。

以下同様である。

マイクロプロセッサ１１はレジスタ・ファイル２５から
のＩ１０指令の読出しを制御する。

具体的には、マイクロプロセッサ１１はメモリ読出しく
メモリからの移動（命令を実行する。

その命令において、マイクロプロセッサ１１がアドレス
・バス３８上に置いたアドレスはチップ選択（ＣＳ）５
信号を発生するようなものであり、アドレス・バス３８
上にある２個の低順位アドレス・ビットは、レジスタ・
ファイル２５中の所望のバイトを選択するようなもので
ある。

Ｃ８５信号はレジスタ・ファイル２５の読出し能動端子
へ与えられ、２個の最低順位アドレス・ビットはレジス
タ・ファイル２５の読出し選択端子へ与えられる。

これは所望のＩ１０指令を読出させ、このＩ１０指Ｇは
バス６２及びＭＰデータ・バス３７を介してマイクロプ
ロセッサ１１へ転送される。

更に、Ｉ１０制御装置２はアドレス選択器６３ヲ含む。

アドレス選択器６３はＭＰアドレス・バス３８又はＨＰ
アドレス・バス３５から記憶ユニット２２ａ及び２２ｂ
のアドレス回路ヘアドレス・ビットを選択的に転送する
。

かくて、記憶ユニット２２ａ及び２２ｂはホスト・プロ
セッサ１又ババス１６へ接続されたアドレス発生ユニッ
ト０１個によってアドレスされることができる。

本実施例の場合、マイクロプロセッサ１１及びＤＭＡ制
御ユニット１３の各々は、記憶ユニット２２ａ及び２２
ｂをアドレスするために、バス１６へアドレスを与える
ことができる。

このマイクロプロセッサ・バス・アドレシングはバス６
４及び６５によって示される。

これらバスの各々はＭＰアドレス・バス３８ａ及び３８
ｂをアドレス選択器６３の１組の入力端子へ接続する。

アドレス選択器６３の第２組の入力端子は内部アドレス
・バス５６及び５７へ接続される。

これらのアドレス・バスはそれぞれＨＰアドレス・バス
３５ａ及び３５ｂへ接続される。

記憶制御論理ユニット４８から与えられる制御信号の制
御の下で、アドレス選択器６３は上記２組のアドレス入
力のいずれが記憶ユニット２２ａ及び２２ｂのアドレス
端子へ与えられるべきかを選択する。

共通のアドレス・バス６６で示されるように、アドレス
選択器６３の出力端子に現われるアドレス値は、常に記
憶ユニット２２ａ及び２２ｂの双方へ与えられる。

アドレス選択過程の詳細は、後に第１３図を参照して説
明する。

アドレス選択器６３は、例えば４個のテキサス・インス
ツルメンツ形５Ｎ７４ＬＳ２５７Ａ２ライン・１ライン
・データ選択ユニットより構成される。

これらのユニットはテキサス・インスッルメンツ社から
市販されており、４本の出力線のために２−１選択を処
理することができる。

従って４個のそのようなユニットは、１６本の出力線の
ために２−１選択を処理することができる。

これら１６本の出力線の成るものは記憶ユニッ） ２２
ａ及び２２ｂをアドレスするために使用されず、接続さ
れないままに残される。

ここで、記憶制御論理ユニット４８によって発生され且
つ線６７を介してアドレス選択器６３へ与えられるＨＰ
接続許容信号は、アドレス・ゲート捕捉信号に応答して
発生されその信号に対応するものであると理解されない
。

これは現時点での説明としては、大体において正しく且
つ十分なものである。

線６７上のＨＰ接続許容信号が２進のルベルであれば、
それはアドレス選択器６３を左方の入力端子ヘスイツチ
させ、ＨＰアドレス・バス・ビットを記憶ユニット２２
ａ及び２２ｂへ与えさせる。

逆に、ＨＰ接続許容信号が線６７上に存在していなけれ
ば、それは２進の０レベルであり、アドレス選択器６３
は右方入力端子を選択するようにスイッチされ、ＭＰア
ドレス・バス・ビットが記憶ユニット２２ａ及び２２ｂ
へ接続される。

これまでの説明から分るように、線２４上にアドレス・
ゲート捕捉信号が現われると、それは３つの主たる事象
を生じさせる。

第１に、それは装置選択デコーダ６０を能動化して、Ｐ
ＩＣユニット１４へ独特の装置表示信号を与えさせる。

第２に、それはＩ１０指令をレジスタ・ファイル２５中
に記憶させる。

第３に、それはホスト・プロセッサによって引出された
アドレスを記１意ユニット２２ａ及び２２ｂへ与えさせ
る。

これは、駆動器４４及び４５及びデータ・レジスタ４６
へ与えられる制御信号とあいまって、ＩＤＣＢのデータ
・ワード部分をＨＰデデー・バス３４から記憶ユニット
２２ａ及び２２ｂへ（又はその逆へ）転送せしめる。

かくて、即値装置制御ブロック（ＩＤＣＢ）の４個のバ
イトの全ては、それらがホスト・プロセッサ１によって
バス８上に置かれた時点で、■１０制御装置２によって
取入れられる。

更に、このＩＢＣＢバイトの取入れはマイクロプロセッ
サ１１に対して透明である。

マイクロプロセッサ１１は、後にそれがＰＣＩユニット
１４から割込み要求を受取り且つ受入れる場合を除いて
、上記の事象が生じたことを知らない。

即値装置制御ブロック（ＩＤＣＢ）がホスト・プロセッ
サ１によって与えられた時、■１０制御装置２は常にそ
のＩＤＣＢを受入れることができるという事実は、Ｉ１
０制御装置２が決してホスト・プロセッサ１へ「■１０
制御装置ビジィ、」信号を送る必要はないということを
意味する。

もちろん、これはホスト・プロセッサ側でも損失時間が
生じるのを防止する。

更に、Ｉ１０制御装置２はチップ選択デコーダ６８を含
む。

チップ選択デコーダ６８は、アドレス・バス３８ａ上の
高順位アドレス・ビットに応答して、それは解読して各
種のチップ選択信号Ｃ８Ｏ、Ｃ８１、Ｃ８２”−・Ｃ８
ｎを発生する。

これらのチップ選択信号は、■１０制御装置２中の異な
ったユニットを選択又は能動化するために使用される。

かくて、例えばチップ選択信号３０は制御プログラム記
憶ユニット１２を選択するために使用され、チップ選択
信号Ｃ８１はＡＮＤ回路６９を介して駆動器４１を能動
化するために使用され、チップ選択信号Ｃ８２はＡＮＤ
回路７０を介して駆動器４０を能動化するために使用さ
れる。

更に、Ｃ８１及びＣ８２信号は記憶ユニット２２ａ及び
２２ｂの異なった１つを選択するために使用される。

これは記憶制御論理ユニット４８を介して達成される。

Ｃ８３チツプ選択信号は、論理ユニット４８を介して、
記憶ユニット２２ａ及び２２ｂの双方を同時に選択する
ために使用される。

この同時的選択は、ＤＭＡ制御ユニット１３によって制
御されるサイクル・ス千−ル動作の間、ＨＰデデー・バ
ス３４と記憶ユニット２２ ａ及び２２ｂとの間でデー
タ・ワードを転送するためになされる。

かくて、Ｃ８３チツプ選択信号を発生するために、アド
レスをチップ選択デコーダ６８へ与えるのはＤＭＡ制御
ユニット１３である。

第２Ｄ図を参照すると、バス１６へ取付けることのでき
る４個の周辺装置（■１０ユニッ１へ）の例が示される
。

最初の周辺装置はキーボード兼ＣＲＴディスプレー７１
であり、それに関連して直列通信インターフェイス７２
が設けられる。

第の周辺装置はキーボード兼ＣＲＴディスプレー７３で
あり、それに関連して直列通信インターフェイス７４が
設けられる。

第３の周辺装置はワイヤ・マトリクス・プリンタ７５で
あり、それに関連してプリンタ制御ユニット７６が設け
られる。

第４の周辺装置はフロッピーディスク７７であり、それ
に関連してフロッピーディスク制御ユニット７８が設け
られる。

直列通信インターフェイス７２及び７４は、例えばイン
テル８２５ ］、 Ａプログラム可能通信インターフェ
イス・ユニットである。

これは汎用の同期／非同期送受信装置（ＵＳＡＲＴ）で
あり、現在インテル社によって製造され且つ市販されて
いる。

プリンタ制御ユニット７６は例えばインテル８０４８又
はインテル８０４９マイクロプロセツサである。

フロッピーディスク制御ユニット７８は、例えばインテ
ル８２７１−プログラム可能フロッピーディスク制御装
置である。

これまで挙げた形式の周辺装置及び装置制御ユニットは
例示的なものである。

多様な形式の周辺装置が利用可能であり、それらをバス
１６へ取付けることかできる。

〔第２図のＩ１０制御装置の動作〕 第２図のＩ１０制御装置２の典型的データ転送動作を考
えるに当って、最初にＩ１０ユニットから受取られた連
続的データ・バイトは高バイト記憶ユニット２２ａ及び
低バイト記憶ユニット２２ｂに交互に記憶されることに
注意されたい。

データが■１０ユニットからホスト・プロセッサ１へ転
送される場合を考えると、１１０ユニツ１〜は例えばキ
ーボード兼ＣＲＴディスプレー７１であり、データ・ビ
ットはユニット７１から直列通信インターフェイス（直
並列変換回路／並直列変換回路）７２へ逐次に転送され
る。

データの第１バイトがインターフェイス７２中でアセン
ブルされた後、それはＭＰデータ・バス３７を介してマ
イクロプロセッサ１１へ転送され、次いでマイクロプロ
セッサ１１からデータ・バス３７及び駆動器４０を介し
て高バイト記憶ユニット２２ａへ転送される。

データの第２バイトがインターフェイス７２によってア
センブルされた後、それはＭＰデータ・バス３７を介し
てマイクロプロセッサ１１へ転送され、次いでＭＰデー
タ・バス３７及び駆動器４１を介して低バイト記憶ユニ
ット２２ｂへ転送される。

以後の連続したバイトは同じようにして高バイト記憶ユ
ニット２２ａ及び低バイト記憶ユニット２２ｂへ交互に
記憶される。

即ち第３、第５、第７・・・・・・・・・のバイトは高
バイト記憶ユニット２２ａに記憶され第４、第６、第８
・・・・・・・・・のバイトは低バイト記憶ユニット２
２ｂ中に記憶される。

問題のＴ１０ユニツトについて所望量のデータが記憶ユ
ニツ）２２ａ及び２２ｂに集積された後に、そのデータ
はホスト・プロセッサ１へ転送される。

データがホスト・プロセッサ１へ転送される時、それは
１時に２バイト（又は１ワード）ずつ転送される。

換言すれば、高順位バイトが記憶ユニツ）２２ａから読
出されるのは、低順位バイトが記憶ユニット２２ｂから
読出されるのと同時であり、双方のバイトは、駆動器４
５及び４４及びＨＰデータ・バス３４を介してホスト・
プロセッサ１へ同時に転送される。

中間ステップとして、２バイト・データ・ワードは１６
ビツト・データ・レジスタ４６中に一時的に記憶されて
よい。

この中間ステップ（これはホスト・プロセッサが十分に
早く応答する場合には実行されない。

）は、制御ユニット・タイミングとホスト・インターフ
ェイス初期接続タイミングとの調整を可能にする。

データが反応方向へ（即ち、ホスト・プロセッサからＴ
１０ユニツトへ）転送されている時、反対の現象が起る
。

各々の２バイト・データ・ワードがＨＰデータ・バス３
４を介してＩ１０制御装置２へ送られ、高順位バイトは
記憶ユニット２２ａに記憶され、低順位バイトは記憶ユ
ニット２２ｂに記憶される。

続いて転送されるデータ・バイトは高バイト記憶ユニッ
ト２２ａ及び低バイト記憶ユニツｌ−２２ｂから交互に
取られる。

別個の高バイト及び低バイト記憶ユニット２２ａ及び２
２ｂを設けることは、バイトからワードへ（又はワード
からバイトへ）の自動的形式化を可能とする。

これはＩ１０制御装置２に組込まれた新規な発明思想で
ある。

第２図の実施例において、Ｔ１０ユニツトと記憶ユニツ
）２２ａ及び２２ｂとの間のデータ転送はマイクロプロ
セッサ１１によって制御される。

Ｔ１０ユニツトがデータ・バイトの転送の準備をととの
えた時、それはＰＩＣユニット６１へ割込み要求（ＩＲ
Ｏ〜６）を与える。

次いで、ＰＩＣユニット６１は割込み要求をマイクロプ
ロセッサ１１へ送り、上記割込み要求はマイクロプロセ
ッサ１１をして記憶ユニット２２から１１０ユニツトへ
（又はその逆へ）データ・バイトを転送する命令ルーチ
ンを実行させる。

マイクロプロセッサ１１へ入る割込み線はＭＰ制御バス
３９中の制御線の１本である。

第２図の実施例において、データは通常ホスト・プロセ
ッサ１と記憶ユニット２２ａ及び２２ｂとの間をサイク
ル・スチール・モードで転送される。

これらのサイクル・スチール動作はＤＭＡ制御ユニット
１３及びホス）ＤＭＡ要求論理ユニット２８によって制
御される。

ＤＭＡ制御ユニット１３の内部構成は第１０図を参照し
て後に説明される。

ＤＭＡ制御ユニット１３は４個の別個のアドレス・カウ
ンタを含み、これらのカウンタは通常４個の異なったＴ
１０ユニツトのためにＤＭＡ動作を実行する際に使用さ
れる。

しかし、本実施例のＩ１０制御装置２においては、この
ＤＭＡ制御ユニット１３は普通のようには使用されない
。

即ち、ＤＭＡアドレス・カウンタの１個はホスト・プロ
セッサ主記憶装置アドレスを追跡するために使用され、
ＤＭＡアドレス・カウンタの他の１個は記憶ユニツ）２
２ａ及び２２ｂのアドレスを追跡するために使用される
。

特定のＤＭＡ要求線（ＤＲＱＯ〜１）が能動化されると
、ＤＭＡ制御ユニット１３は対応するアドレス・カウン
タ・アドレスをＭＰア゛ドレス・バス３８へ置＜。

モジ２本以上のＤＲＱ線が同時にアクチブになると、Ｄ
ＭＡ制御ユニット１３内の優先順位解決手段が１時に１
つの要求を適当な順序で選択しそれを処理する。

所与のデータ・ワード転送について、ホストＤＭＡ要求
論理ユニット２８はまずＤＲＱＯ線を能動化する。

これは、ＤＭＡ制御ユニット１３をして、このデータ・
ワード転送のために使用されるべきホスト・プロセッサ
主記憶装置アドレスをＭＰアドレス・バス３８上に置か
せる。

次いで、このアドレスはサイクル・スチール・アドレス
・レジスタ２７の中ヘストロープされ、次いでそれは駆
動器５１を介してＨＰアドレス・バス３５に置かれる。

主記憶装置アドレスがサイクル・スチ−ル・アドレス・
レジスタ２１の中ヘストロープされた後の適当な時点に
、ＤＲＱ’ｆ要求線がＤＭＡ制御ユニット１３によって
能動化もしくは認識され、ＤＭＡ制御ユニット１３は記
憶ユニット２２ａ及び２２ｂの記憶アドレスをＭＰアド
レス・バス３８上に置く。

次いで、このアドレスはアドレス選択器６３を介して記
憶ユニット２２ａ及び２２ｂへ転送される。

このアドレスは、データ・ワードが転送されるべき記憶
装置２２のアドレスである。

上記のＤＲＱＯ／ＤＲＱＩシーケンスは、転送されるべ
き各データ・ワードについて反復される。

これら転送のために使用されつつある２個のＤＭＡアド
レス・カウンタは、各データ・ワード転送の後に増進さ
れる。

更に、ホストＤＭＡ要求論理ユニット２８はサイクル・
スチール要求の発生を開始する。

これらのサイクル・スチール要求はホスト・プロセッサ
１へ送られる。

そのような要求の各々は、ＤＲＱＯ信号の前縁がＤＭＡ
制御ユニット１３へ送られた後に直ちに開始される。

〔第８図のマイクロプロセッサの説明〕 第８図は第２図のマイクロプロセッサ１１の内部構成の
例を詳細に示す。

第８図に示されるマイクロプロセッサはインテル８０８
５Ａ単一チツブ８ビツト・マイクロプロセッサぞある。

第８図に示される略語のうち、ＲＤは「読出し」、ＷＲ
は「書込み」、ＡＬＥは［アドレス・ラッチ能動ＩＨＬ
Ｄ Ａは「保留承認」を意味する。

ＳＯ及びＳＩ線はデータ・バス状況線であり、ＩＯ／Ｍ
線は読出し／書込みが「メモリ読出し／書込み」である
か、「■１０読出し／書込み」であるかを示す。

ＩＮＴＡは「割込み承認」を意味する。３個のＲ８Ｔ入
力は「割込みリスフート」入力の意味である。

第９図はマイクロプロセッサ１１の典型的命令サイクル
について如何なる事象が生じるかを示すタイミング図で
ある。

第９図に示される特定の命令サイクルはアウト（ＯＵＴ
）命令に関するものである。

このＯＵＴ命令はマイクロプロセッサ・アキュームレー
タ・レジスタの内容をＭＰデ゛−タ・バス３７上に置き
、それをＭＰアドレス・バス３８七のアドレスで指定さ
れたＩ１０ポートへ転送させる。

実際には、「Ｉ１０ポート」の語は不正確である。

何故ならば、アキュームレータ・レジスタの内容は、マ
イクロプロセンサ・バスへ接続され且つＭＰアドレス・
バス３８上に現わレル特定の［ポート１アドレスに応答
し又は選択される翻意の構成要素又は装置へ転送され得
るからである。

８０８５Ａマイクロプロセツサの特徴は、低順位アドレ
ス・ビット（ビットＯ〜７）が、８０８５Ａのデータ・
バス出力上で時間多重化されることである。

第８図及び第２Ｂ図に示されるようにこれら低順位アド
レス・ビットはマイクロプロセッサのアドレス・ラッチ
能動（ＡＬＥ）出力パルスによって８ビツト・ランチ８
０へ即時にラッチされる。

ラッチ８０はＭ’Ｐアドレス・バス３８ｂを駆動させる
。

第２Ｂ図に示されるＩＯ／Ｍデコーダ８１はマイクロプ
ロセツザＲＤ１ＷＲ，ＩＯ／Ｍ出力信号を次のような普
通の信号に変換する。

即ち、それらの信号はＭＥＭＲ，ＭＥＭＷ、ＩＯＲ，Ｉ
ＯＷであり、これらはこの順序でそれぞれ「メモリ読出
し」、「メモリ書込み１１ｒＩ１０読出し」、「■１０
書込み」を意味する。

ＩＯ／Ｍデコーダ８１によって発生されたこれら４つの
信号は、ＭＰ制御バス３９の４本の別個の制御線上に与
えられる。

これらの信号はＩ１０制御装置２の他の各種のユニット
によって発生される。

更に、ＤＭＡ制御ユニット１３もこれら４本の制御線へ
接続され、ＭＥＭＲｌＭＥＭＷ、ＩＯＲ，ＩＯＷ信号を
発生することができる。

マイクロプロセッサ１１のレディ′朋御端子１５３は注
目に値する。

それは、マイクロプロセッサ１１を「待ち」状態に置く
ため、外部回路を能動化する手段を与える。

具体的に説明すれば、マイクロプロセッサ１１は、外部
のレディ信号の不存在に応答してマイクロプロセッサ１
１を［待ち１状態に置く内部回路を含む。

レディ信号が再び現イつれる時、マイクロプロセッサ１
１はあたかも何事も起らなかったかの如くその動作を再
開する。

〔第１０図のＤＭＡ制御ユニットの説明〕第１０図は第
２図の直接メモリ・アクセス（ＤＭＡ）制御ユニツＩ〜
１３の内部構成の例を詳細に示す。

第１０図に示されるＤＭＡ制御ユニットはインテル８２
５７単−チツブ４チヤネル・プログラム可能ＤＭＡ制御
装置である。

第１０図に示される略語の意味は次のとおりである。

略 語 意 味 ＩＯＲＩ１０読出し ＩＯＷ Ｉ１０書込み Ｃ８チップ選択 ＨＲＱ 保留要求 ＨＬＤＡ 保留承認 ＭＥＭＲメモリ読出し ＭＥＭＷ メモリ書込み ＡＥＮ アドレス能動 ＡＤＳＴＢ アドレス・ストローブ ＴＣ端子カウント ＤＲＱ ＤＭＡ要求 ＤＡＣＫ ＤＭＡ承認 ＤＭＡ制御ユニット１３は４個の別個のチャネル（すな
わち、チャネルＯ〜３）を含む。

これらのチャネルは通常４個の異なったＩ１０ユニット
のためＤＭＡ動作を実行するために使用される。

各チャネルはそれ自体のアドレス・カウンタとバイト・
カウンタを含む。

かくて、チャネルＯはアドレス・カウンタ８２とバイト
・カウンタ８３とを含み、チャネル１はアドレス・カウ
ンタ８４とバイト・カウンタ８５とを含み、チャネル２
はアドレス・カウンタ８６とバイト・カウンタ８７とを
含み、チャネル３はアドレス・カウンタ８８とバイト・
カウンタ８９とを含む。

各アドレス・カウンタの目的は、特定のＩ１０ユニット
のために、記憶ユニットをアドレスするのに必要なアド
レスを与えることである。

これらのアドレスは、問題のＩ１０ユニットからデータ
を受取る（又はその、Ｉ１０ユニットへデータを与える
）べき記憶ロケーションのアドレスである。

各バイト・カウンタの目的は、その特定のＩ１０ユニッ
トのため多バイト・ブロックのデータが転送される場合
に、転送されるべく残っているバイト数を与えることで
ある。

Ｉ１０ユニットのために各バイトが転送された後、関連
するＤＭＡアドレス・カウンタは増進され、バイト・カ
ウンタは減少される。

更に、Ｉ）ＭＡ制御ユニット１３は、２本以上のＤＭＡ
要求（ＤＲＱ）入力線が同時にアクチブになる場合を処
理するため、優先順位解決手段を含む。

この場合、優先順位解決手段９０は、１時に１つの要求
を適当な順序で選択し且つ処理する。

後に詳細に説明するように、ＤＭＡ制御ユニット１３は
循環優先順位モードで動作される。

この循環優先順位モードにおいて、チャネルの優先順位
は循環シーケンスを有する。

各々のＤＭＡチャネルがサービスされた後、各チャネル
の優先順位は変化する。

サニビスされたばかりのチャネルは最低順位を与えられ
る。

第１１図は２つの連続した典型的ＤＭＡサイクルについ
て、各種のＤＭＡ信号波形を示すタイミング図である。

ＤＭＡ制御ユニット１３は、アクチブでない時は遊び状
態（ＳＩ）にある。

ＤＭＡ制御ユニット１３は、マイクロプロセッサ１１に
よってなされる場合と同じようにして、そのデータ・バ
ス出力から得られたアドレス・ビットの成るものを時間
多重化する。

しかしＤＭＡ制御ユニット１３の場合、多重化されるの
は高順位アドレス・ビット（８〜１５）である。

第２Ｂ図に示されるように、これらの高順位アドレス・
ビットは、１）ＭＡ制御ユニット１３によって発生され
るアドレス・ストローブ（ＡＤＳＴＢ）によって、１組
の（８個の）ラッチ回路９１へ直ちにラッチされる。

注意すべき他の点は、ＤＭＡ制御ユニット１３がアクチ
ブである時、マイクロプロセッサ１１の動作は、それを
「保留」状態におくことによって一時停止されることで
ある。

更に具体的には、ＤＭＡ制御ユニット１３がＤＭＡ要求
（ＤＲＱ）を受取った後、暫くしてそれはＭＰ制御バス
３９の「保留１線を介してマイクロプロセッサ１１の［
保留、］端子へ［保留要求ｊ（ＨＲＱ）を送る。

マイクロプロセッサ１１が「保留」状態に入り且つその
状態にとどまる限り、それはＤＭＡ制御ユニット１３へ
保留承認（ＨＬＤＡ）信号を与える。

このＨＬＤＡ期間の間、マイクロプロセッサ１１のデー
タ及びアドレス出力は３状態（又は高インピーダンス条
件）に置かれ、ＭＰデータ・バス３７及びＭＰアドレス
・バス３８は影響を受けない。

更に、マイクロプロセッサ・アドレス・ラッチ８０及び
１０／Ｍデコーダ８１はアドレス能動（ＡＥＮ）信号に
よって高インピーダンス条件におかれる。

かくて、ＨＬＤ八期開期間、ＤＭＡ制御ユニット１３は
ＭＰアドレス・バス３８上にアドレスを置くことができ
、これらアドレスに応答する装置又は構成要素は、マイ
クロプロセッサからの干渉を受けることなく、ＭＰデー
タ・バス３７上にデータを置くことかできる。

ＭＰデータ・バス３７上にデータを置くこと、及びそこ
からデータを読出すことは、ＤＭＡ制御ユニット１３に
よって発生される読出しパルス及び書込みパルスによっ
て制御される。

ＤＭＡ制御制御ユニー１〜１３するレディ入力制御Ｍ１
５３は、マイクロプロセッサ１１がそのレディ入力制御
線によって与えられるのと同じ機能をＤＭＡ制御ユニッ
ト１３へ与える。

具体的にはレディ信号が存在している時（レディ線が２
進の。

ルベル）、ＤＭＡ制御ユニット１３はその通常の態様で
動作する。

他方、レディ信号が不在である時（レディ線が２進のＯ
レベル）、ＤＭＡ制御ユニット１３は「待ち」状態へ行
き、現在のＤＭＡサイクルを完了する前にレディ信号が
再び現われるのを待機する。

典型的アプリケーションにおいて、ノットレディ機能は
、比較的遅い記憶ユニットの場合に、待ち状態を伴う記
憶装置の読出しサイクル及び書込みサイクルを延長する
ために使用される。

〔第１２図の割込み兼サイクル・スチール初期接続ユニ
ットの説明〕 ここで第１２Ａ図及び第１２Ｂ図を参照すると、そこに
は第２Ｃ図の割込み兼サイクル・スチール初期接続ユニ
ット３３の内部構成が詳細に示され。

る。

このユニットは、２つの異なった場合にホスト・プロセ
ッサ１との初期接続信号シーケンスを処理する。

第１の場合は、Ｉ１０制御装置２が、ホスト・プロセッ
サ主記憶装置７へ（又はそこから）データ・ワードをサ
イクル・スチールするた。

めに、ホスト・プロセッサ１ヘサイクル・スチール要求
を与える場合である。

第２の場合は、■１０制御装置がホスト・プロセッサ１
へ割込み要求を与えない場合である。

まず、サイクル・スチール要求の場合を考えると、サイ
クル・スチール要求信号は線３１を介してホス１−ＤＭ
Ａ要求論理ユニット２８から受取られ、サイクル・スチ
ール要求ラッチ９２をセラ１へする。

これはラッチ９２の出力にサイクル・スチール要求信号
を発生し、この信号はＡＮＤ回路９３を介してＩ（Ｐ制
御バス３６中のサイクル・スチール要求イン線へ転送さ
れる。

そのうちに、ホスト・プロセッサ１はこのサイクル・ス
チール要求を認識し、ＨＰ制御バス３６のポールＩＤバ
ス９４上に５ビツトのポールＩＤ信号を送り出し、且つ
制御バス・ポール線９５上にポール信号を送り出す。

サイクル・スチール要求に応答するために独特のポール
ＩＤ信号か使用される。

ポールＩＤ信号はサイクル・スチール・ポール・デコー
ダ９６によって解読される。

次いでデコーダ９６は出力信号を発生し、この出力信号
はサイクル・スチール比較ラッチ９７をセットする。

これはラッチ９７の出力にルベル出力を発生し、この出
力はＯＲ回路９８を介してＡＮＤ回路９９の第１人力へ
与えられる。

ＡＮＤ回路９９の第２人力はＯＲ回路１００を介してポ
ール信号を受取る。

ＡＮＤ回路９９の２つの入力に、これら２つの信号が存
在すると、それはポール・リターン・ラッチ１０１をセ
ットする。

これはＡＮＤ回路１０２を介してホスト・プロセッサ１
ヘボール・リターン信号を与える。

ポール・リターン信号はホスト・プロセッサ１へＩ１０
制御装置が進行準備をととのえたことを知らせる。

ポール・リターン・ラッチ１０１のセット条件、及びＯ
Ｒ回路１００の出力にポール信号が存在すること、及び
サイクル・スチール比較ラッチ９７のセット条件は、Ａ
ＮＤ回路１０３ａを介してサイクル・スチール・ポール
捕捉ランチ１０３をセットする。

ホスト・プロセッサ１は、それがポール・リターン信号
を受取りデータ・ワード転送を実行する準備をととのえ
た時、ＨＰ制御バス３６のサービ゛ス・ゲ゛−ト線１０
４」二（こサービ゛ス・ゲ゛−ト信号を送り出す。

このサービス・ゲート信号は、ラッチ１０３のセット条
件と一緒になって、ＡＮＤ回路１０６を介してサイクル
・スチール・サービス・ゲート（Ｃ８／ＳＧ）捕捉ラッ
チ１０５をセラｈする。

これはラッチ出力線３２上にＣＳ、／Ｓ ｃｒ捕捉信号
を発生させる。

この信号は丁１０制御装置２における各種ユニットの動
作を制御するために使用される。

線３２上のサービス・ゲート捕捉信号はＮＴＯ回路１０
７を介するサービス・ゲート信号の後縁によって終了さ
せられる。

サービス・ゲ゛−ト捕捉ラッチ１０５の出力は、ＡＮＤ
回路１０８の第１人力へ与えられる。

ＡＮＤ回路１０８の第２人力はラッチ１０９によって制
御される。

ラッチ回路１０９はＤＡＣＫＯ及びＭＥＭＷ信号によっ
てＡＮＤ回路１１０を介してセットされる。

これらの信号は主記憶袈裟アドレスカー’）−イクル・
スチール・アドレス・レジスタ２７ヘストローブされる
時に生じる。

（第２Ａ図）。

換言すれば、それらの信号はホスト・プロセッサ主記憶
装置アドレスがホスト・プロセッサ１へ送られる準備が
完了した時に生じる。

ラッチ１０９のセット条件、及びＡＮＤ回路１０８の第
１人力にあるＣ８／ＳＧ捕捉信号の存在は、サービス・
ゲート・リターン信号を発生し、この信号は、ＯＲ回路
１１１を介して、ＨＰ制御バス３６中のサービス・ゲー
ト・リターン線へ与えられる。

このサービス・ゲート・リターン信号は、全ての事象が
スケジュールどおりに進行中であることをホスト・プロ
セッサ１へ知らせる。

ホスト・ブロセ゛ンサ１（ま、」二言己す−ビ゛ス・ゲ
゛−ト・リターン信号を受取った後に、ＨＰ制御バス３
６中のＨＰデデー・ストローブ線１１２−ヒにテ゛−タ
・ストローブ信号を送り出す。

このデータ・ストローブ信号は駆動器１１３を介して線
１１４へ転送され、■１０制御装置２の他のユニットで
上記信号を利用することを可能にする。

例えば、このデータ・ストローブ信号は、第２Ａ図の２
バイト・データ・レジスタ４６ヘデータをストローブす
る制御信号として使用される。

ここで第１２図の割込み部分を考察する。

マイクロプロセッサ１１はＩ１０ポート形ＯＵＴ命令を
実行することによって割込み要求を開始し、適当なアド
レス・バス及びデータ・バスの値はＡＮＤ回路１１５を
能動化し、それによってＡＮＤ回路１１５は割込み要求
ラッチ１１６をセットする。

換言すれば、マイクロプロセッサ１１によって発生され
たアドレスはＣ８８信号を発生する。

ＭＰデータ・バス上のデータ値は、データ・ビット２が
１の値を有するようなものである。

説明を続ける前に、ＩＢＭシリーズ／１形プロセッサが
割込み動作を処理する態様を簡単に考察しておくことが
必要である。

具体的には、ＩＢＭシリーズ／１形プロセッサは、それ
に取付られた各種Ｉ１０ユニットの各々が、いくつかの
可能な優先順位レベルの１つを割当てられるような優先
順位形削込みシステムを使用する。

このような構成では、割込みを与えるＩ１０ユニットは
その割込みを成る優先順位レベル割込み線上に与えなけ
ればならない。

これは、■１０ユニットによって使用されるべき優先順
位レベル値を、前もってそのＩ１０ユニットヘロードし
ておくことによって達成される。

第１２Ａ図において、この優先順位レベル値は優先順位
レベル・レジスタ１１７ヘロードされる。

これは所謂［準備１指令をＩ１０制御装置２へ出すこと
によって達成される。

この指令はデコーダ１１８によって検出され、その時Ａ
ＮＤ回路１１９の他の入力で受取られつつあるアドレス
・ゲート捕捉信号と共にＡＮＤ回路１１９を能動化する
。

ＡＮＤ回路１１９の出力は、その時ＨＰデータ・バス３
４上に現イっれつつある所望の優先順位レベルヲ優先順
位レベル・レジスフ１１フヘストローブするために使用
される。

レジスフ１１フ中の優先順位レベル値は、複数の出力線
を有するデコーダ１２０を駆動し、レジスタ１１７によ
って与えられた優先順位レベル値に従って、出力線の１
、本のみが能動化される。

デコーダ１２０の複数出力線はＡＮＤ回路１２１を介し
てＨＰ ＨＩＪ御バス３６中の割込み要求イン線へ接続
される。

レジスタ１７１に存在する優先順位レベル値に対応する
特定の割込み要求イン線のみが、デコーダ１２０によっ
て能動化される。

割込み要求がホスト・プロセッサ１へ与えられる実際の
時間は、割込み要求ランチ１１６によって制御される。

ラッチ１１６がセット条件にある時、それはＡＮＤ回路
１２２を介してＡＮＤ回路１２１へルベル信号を与える
。

これは割込み要求をホスト・プロセッサ１へ与える。

そのうちに、ホスト・プロセッサ１は割込み要求を認識
し、それに応答してＨＰ制御線９４上にポールＩＤ信号
を送出し、ＨＰ制御線９５上にポール信号を送出する。

バス９４上に送出された値は、このＩ１０制御装置によ
って使用されつつある割込みレベルの値である。

この値は、割込みポール比較器１２３において、優先順
位レベル・レジスフ１１フ中の優先順位レベル値と比較
される。

もし優先順位レベル値と一致すれば、割込みポール比較
器１２３はルベル出力を発生する。

この出力はＡＮＤ回路１２４を介して割込み比較ラッチ
１２５をセットするように与えられる。

これは割込み要求ラッチ１１６のルベル出力によって示
されるように、有効な割込み要求が係属中であることを
条件とする。

割込み比較ラッチ１２５がセットされていると仮定する
と、これはＨＰ制御線９５上のポール信号によってポー
ル・リターン・ランチ１０１を能動化せしめる。

ラッチ１０１のセットはポール・リターン信号を発生し
、この信号はホスト・プロセッサ１へ戻される。

割込み比較ラッチ１２５のセット条件は、ＡＮＤ回路１
２６を介して割込みポール捕捉ラッチ１２７をセットす
るために与えられる。

この時、ＡＮｌ）回路１２６への他の人力は２進のルベ
ルにあるものとする。

ホスト・プロセッサ１は、ポール・リターン信号に応答
して、ＨＰ制御練１０４上にサービス・ゲート信号を送
出する。

これはＡＮＤ回路１２８へ第２の入力を与える。

Ａ、 Ｎ Ｄ回路１２８は割込みポール捕捉ラッチ１２
７のセット条件と一緒になって、割込みサービス・ゲー
ト捕捉ラッチ１２９をセットする。

これは線１３０上に割込みサービス・ゲート捕捉信号を
発生する。

この信号は１１０制御装置２の中にある他のユニットに
よって使用される。

割込みサービス・ゲート捕捉ラッチ１２９は、ＮＯＴ回
路１３１を通る線１０４上のサービ。

ス・ゲート信号の後縁によってリセットされる。

更に、割込みサービス・ゲート捕捉ラッチ１２９の出力
はＡＮＤ回路１３２へ与えられる。

この時、ＡＮＤ回路１３２の他の入力は、ＨＰ接続許容
信号によって能動化されているものと仮定する。

。（ＨＰ接続許容信号については、後に詳細に説明す
る。

）ＡＮＤ回路１３２の出力に生じた２進のルベルは、Ｏ
Ｒ回路１１１を介して、Ｉ（Ｐ制御バス３６中のサービ
ス・ゲ゛−ト・リターン線上に信号を与える。

このサービス・ゲート・リターン信号は、全ての事象が
スケジュールどおりに進行していることをホスト・プロ
セッサ１へ知らせる。

上記の割込み兼サイクル・スチール初期接続ユニット３
３は、特にホスト・プロセッサ１がＩＢＭシリーズ／１
プロセッサである場合のために構成されている。

しかし、注意すべきことは、本発明はＩＢＭシリーズ／
１形プロセッサに限定されず、他の形式のプロセッサと
共に実施してよいことである。

他の形式のプロセッサが使用される場合、割込み兼サイ
クル・スチール初期接続ユニット３３は、そのプロセッ
サの特徴に基づいて変更されてよい。

上記の説明で注目すべきは、２種類のサービス、ゲート
捕捉信号が発生されることである。

１つはホスト・プロセッサ１との間でデ゛−り・ワード
をサイクル・スチールするために発生され、他の１つは
１１０制御装置２がホスト・プロセッサ１へ割込みたい
時に発生される。

〔第１３Ａ図及び第１３Ｂ図の記憶制御論理ユニット４
８の説明］ ここで第１３Ａ図及び第１３Ｂ図を参照すると、そこに
は第２Ａ図の記憶制御論理ユニツｌ〜４８の内部構成が
詳細に示される。

ユニット４８は記憶ユニット２２ａ及び２２ｂの制御論
理装置である。

ユニット４８の第１の部分は［アドレス選択論理回路１
の部分である。

この部分は回路構成要素の番号１３５〜１４２によって
表わされる。

これらの構成要素はアドレス選択器６３を制御する。

フリツプフ「コツプ１３８の出力がゼ゛口・レベルにあ
る時、アドレス選択器６３はＭＰアドレス・バス３８を
アドレス線６６へ接続する。

この線は高バイト及び低バイトの記憶ユニツ１〜２２ａ
及び２２ｂへ接続されている。

アドレス選択器６３の出力に現われる同一のアドレスが
、常に記憶ユニット２２ａ及び２２ｂの各々へ与えられ
る。

回路構成要素１３５〜１４２の目的は、ホスト・プロセ
ッサＤＰＣ（直接プログラム制御）動作、ＩＩ）ＣＢ転
送動作、及び１１０制御装置によって開始された割込み
要求動作のために、記憶ユニット２２ａ及び２２Ｉ〕を
交互にアドレスされることである。

ユニット４８の第２の部分は回路構成要素の番号１４３
〜１４７によって表わされる。

これらの構成要素は記憶ユニット２２ａ及び２２ｂへ接
続される「選択１線及び「書込み一１線を制御する。

記憶ユニットがデータを読出し又は書込まれるためには
、その「選択」線がアクチブになっていなければならな
い。

この時点で、第１４図に示されるメモリ・アドレス領域
マツプを考察しておくことが理解を助ける。

これは１６ビツトのＭＰアドレス・バス３８によってア
ドレスされることのできる全体のアドレス領域の下半分
（０〜３２Ｋ）のマツプである。

第１４図から分るように、アドレス傾城の第２の８Ｋ（
１６進数の２０００〜３ＦＦＦ）は低バイト記憶ユニツ
ｔ−２２ｂのために使用され、第３の８Ｋ（１，６進数
の４０００〜５ＦＦＦ）は高バイト記憶ユニット２２ａ
のために使用される。

第１４図の左方に示されるように、１６ビツトのＭＰア
ドレス・バス３８の３個の高順位ビット６マ、チップ選
択のために使用される。

これら３個の高順位ＭＰアドレス・ビットはアドレス選
択器６３へ与えられず、第２Ｂ図のチップ選択デコーダ
６８へ与えられる。

デコーダ６８はチップ選択信号Ｃ８１、Ｃ８２、・・・
・・・、Ｃ８ｎを発生し、これら信号は第１３Ａ図の回
路構成要素１４３〜１４５によって表わされる２ポ一ト
記憶ユニツト選択論理回路へ与えられる。

かくて、ＭＰアドレス・バス３８上のアドレスが２００
０〜３ＦＦＦ領域にあれば、チップ選択信号Ｃ８１はア
クチブとなり、ＯＲ回路１４３を介して低バイト記憶ユ
ニット２２ｂを選択する。

ＭＰアドレス・バス３８上のアドレスが４０００〜５Ｆ
ＦＦの領域にあれば、チップ選択信号Ｃ８２がアクチブ
となり、ＯＲ回路１４４を介して高バイト記憶ユニット
２２ａを選択する。

アドレスが６０００〜７ＦＦＦの領域にあれば、チップ
選択信号Ｃ８３がアクチブとなり、ＯＲゲート１４５及
び１４３，１４４を介して高バイト記憶ユニット２２ａ
及び低バイト記憶ユニット２２ｂの双方を選択する。

これは２バイト・データ・ワードの読出し又は書込みを
可能にする。

第１４図において、６０００〜７ＦＦＦの領域にあるア
ドレスはチップ選択のためにのみ使用される。

このアドレス領域については、別個の物理記憶ユニット
は設けられていない。

サイクル・スチール動作のためには、ＯＲ回路１４６を
介するＭＥＭＷ（メモリ書込み）信号によって、記憶ユ
ニット「書込み」線が制御される。

ＭＥＭＷ信号はＤＭＥ制御ユニット１３（第２Ｂ図）か
らＭＰ制御バス３９を介して得られる。

もし記憶ユニット「書込み一１線がアクチブでなければ
、記憶ユニット「選択１信号の発生は記憶ユニットの読
出し動作を実行させる。

即ち、「書込み信号がオフであれば、アドレスされた記
憶ユニット・ロケーションの内容は、「選択−１信号が
発生すると記憶ユニット・データ・バス４２．４３上に
置かれる。

第１４図で更に注意すべきことは、記憶ユニット２２ａ
及び２２ｂの３２個の最低順位バイト・ロケーションは
、ホスト・プロセッサ■１０指令（ＩＤＣＢ）転送動作
のために確保され、そのためにのみ使用されることであ
る。

第１５図はこれら３２個の最低順位バイト・ロケーショ
ンの記憶マツプの拡大図である。

第１５図のマツプは記憶ユニット２２ａ及び２２ｂの双
方に適用される。

ＤＰＣ（直接プログラム制御）動作の意味は第３図及び
第７図に示される。

ＤＰＣ読出し指令は２バイト・ワードのデータ又は状況
情報をＩ１０制御装置２からホスト・プロセッサ１へ転
送せしめる。

ＤＰＣ書込み動作は、■ワードのデータ又は制御情報を
ホスト・プロセッサ１からＩ１０制御装置２へ転送せし
める。

第３図のＤＰＣデータ・ワード（ＩＤＣＢビット１６〜
３１）は、ＨＰデデー・バス３４を介して転送される。

このＤＰＣデーデーワードは記憶ユニット２２ａ及び２
２ｂへ記憶される（又はそこから読出される）。

即ち、高順位バイト（バイト２又はビット１６〜２３）
は高バイト記憶ユニツ）２２ａへ記憶され（又はそこか
ら読出され）、低順位バイト（バイト３又はビット２４
〜３１）は低バイト記憶ユニット２２ｂへ記憶される（
又はそこから読出される）。

この種のデータ転送はｒＤＰｃｌと呼ばれる。

何故ならば、各データ・ワードの転送はホスト・プロセ
ッサ・プログラムの直接制御の下にあり、ホスト・プロ
セッサは転送される各ワードのために別個のＩ１０指令
を出さねばならないからである。

ホスト・プロセッサＩ１０指令がＩ１０制御装置２によ
って受取られ且つ受入れられた時、第１３Ａ図のフリッ
プ・フロップ１３８の出力がオンにされる。

それはＡＮＤ回路１４１の「ＨＰ選択」出力を能動化す
るためである。

これはアドレス選択器６３を切替えて、示されたＨＰア
ドレス・バス・ビットをアドレス選択器６３の５本の最
低順位出力線へ接続せしめ、アドレス選択器入力の残り
ものを１４８で示されるように接地させる。

これはＩ１０指令に伴なうデータ・ワードを、第１５図
に示されるように記憶ユニット２２ａ及び２２ｂへ記憶
せしめる。

かくて、■１０指令が周辺装置（■１０ユニツ１−）Ａ
のための［１書込み４指令であれば、関連するデータ・
ワードの２個のバイトが記憶ユニット２２ａ及び２２ｂ
における；アドレス５の記憶ロケーションに記憶される
。

ＨＰアドレス・ビット１４及び１５はそれがどのＩ１０
ユニットであるかを限定し、第７図に示されるように、
ＨＰアドレス・ビット１〜３は動作の形式を限定する。

第２Ａ図に示されるように、ホスト・プロセッサＩ１０
指令がＩ１０制御装置２によって受入れられたことは、
アドレス比較器５０に関連したＡＮＤ回路５４の出力に
アドレス・ゲート捕捉信号が生じたことによって示され
る。

第１３Ａ図を参照すると、このアドレス・ゲート捕捉信
号は線２４及びＯＲ，回路１３５を介してＡＮＤ回路１
３７へ与えられる。

これは、マイクロプロセッサ１１から次に生じるＡ丁、
Ｅパルス、又はＤＭＡ制御ユニット１３から次に生じる
アドレス・ストローブ（Ａ、ＤＳＴＢ）パルスのいずれ
か早いものをして、フリップ・フロップ１３８をセット
せしめる。

これはフリップ・フロップ１３８の出力に接続された線
１５０上にｒＨＰ接続許容」信号を発生する。

この信号は、ＡＮＤ回路１４１を介して、アドレス選択
器６３をｒＨＰ選択１状態へセットする。

更に、ｒＨＰ接続許容」信号はＯＲ回路１４５．１４３
．１４４を介して記憶ユニット２２ａ及び２２ｂを選択
するために使用される。

更に、ｒ ＨＰ接続許容１信号はＡＮＤ回路１４７、Ｏ
Ｒ回路１４６を介して記憶ユニット［書込み１線を能動
化するために使用される。

それはＩ１０指令が「書込み」形の指令（Ｉ−Ｉ Ｐア
ドレス・ビット−１）であることを条件とする。

ＯＲ回路１３６におけるＡＬＥ及びＡ−ＤＳＴＢパルス
は、ホスト・プロセッサ１をして、Ｉ１０指’ｅ（Ｉ
ＤＣＢ ）データ・ワマドを記憶ユニット２２ａ、２２
ｂヘサイクル・スチールせしめる。

この点に関して、記憶ユニット２２ａ、２２ｂは実際上
マイクロプロセッサ１１（及びＤＭＡ制御ユニット１３
）に対して「主」記憶装置として働く。

この機構は、マイクロプロセッサ１１（又はＤＭＡ制御
ユニツＮ３）によって実行されつつあるプログラムを中
断させることなく、Ｉ１０指令のデータ・ワードをその
ような「主」記憶装置へサイクル・スチールぜしめる。

これが可能である理由は、フリップ・フロップ１３８の
出力がタイマ１５１及びＮＯＴ回路１５２を介してマイ
クロプロセッサ１１及び１）ＭＡ制御ユニット１３のレ
ディ入力へ接続されているからである。

その接続はＭＰ制御バス３９の線１５３を介して行なわ
れる。

具体的には、［ＨＰ接続許容１信号が１になると、ＮＯ
Ｔ回路１５２の出力はゼ゛口になり、かくてマイクロプ
ロセッサ１１及びＴ）ＭＡ制御ユニット１３からレディ
信号が除かれる。

これはマイクロプロセッサ１１及びＤＭＡ制御ユニット
１３の各々を「待ち」状態へ置く。

（実際には、マイクロプロセッサ及びＤＭＡ制御ユニッ
トの１つだけがアクチブであり、双方がアクチブになる
ことはない。

レディ信号の除去はこれら２つのユニットのアクチブな
もののみに影響を及ぼす。

）この［ノット・レディ１条件は、フリップ・フロップ
１３８がセット状態にある時間、及びタイマ１５１によ
って決定される追加時間だけ継続す゛る。

タイマ１５１はワン・ショット・マルチバイブレークの
性質を有する。

フリップ・フロップ１３８は、ＯＲ回路１３９及びＮＯ
Ｔ回路１４０を通るアドレス・ゲート捕捉信号の後縁に
よってリセツ１〜される。

タイマ１５１によって与えられる追加時間は、アドレス
選択器６３及び記憶ユニット２２ａ及び２２Ｉ〕のため
に使用される回路技術の種類に依存するが、典型的アプ
リケーションにおいては約２マイクロプロセツサ・クロ
ツサ・サイクルの持続時間に等しく選択される。

この追加時間は、アドレス選択器６３がＭＰＰアドレス
バス３８ヘスイツチ・バックされた後、アドレス選択器
６３及びその出力アドレス線６６を安定させるために加
えられる。

ＮＯＴ回路１５２の出力にレディ信号が再び現われる時
、前に動作していたマイクロプロセッサ又はＤＭＡ制御
ユニットの１個が動作を開始するが、その開始地点は動
作が一時停止されたところである。

２ポート記憶ユニツトの共用又は多重化アドレシングと
しては第３の態様が存在する。

これについて今から考察する。

これはＩ１０制御装置からホスト・プロセッサへの割込
み要求動作に関係がある。

１１０制御装置２からの割込み要求がホスト・プロセッ
サ１によって認識され、ホスト・プロセッサ１が１１０
制御装置２と接続を達成した後に、ホスト・プロセッサ
１はサービス・ゲート信号を１１０制御装置２へ送る。

このサービス・ゲート信号の持続時間中、ホスト・プロ
セラ→す１はＨＰデデー・バス３４上に現われているデ
ータ・ワードを取込み、このデータ・ワードが第６図に
示されるような割込みＩＤワードであったとする。

上記のサービス・デー１〜信号は割込みサービス・ゲー
ト信号と呼ばれる。

何故ならば、それはサイクル・スチール要求ではなく割
込み要求に応答して送り出されるからである。

割込みサービス・ゲート信号がＩ１０制御装置２によっ
て受取られたことは、第２Ｃ図の割込み兼サイクル・ス
チール初期接続ユニット３３から出る線１３０上の割込
みサービス・ゲート捕捉信号の発生によって示される。

この割込みサービス・ゲート捕捉信号は、次に生じるＡ
ＬＥ及びＡＤＳＴＢパルスの１つによってフリップ・フ
ロップ１３８をセットせしめる。

しかし、この場合、フリップ・フロップ１３８の出力は
、アドレス選択器６３の［高インピーダンス出力１制御
線を能動化するためＡＮＤ回路１４２を介して動作する
。

この制御線は、アドレス選択器６３の出力の各々が３状
態（又は高インピーダンス条件）ヘセットされるように
する。

これは、記憶ユニット２２ａ及び２２ｂへ入るアドレス
線６６の全てを、十■電源によって２進のルベルに置く
。

換言すれば、これは記憶装置アドレスを「１１１１・・
・・・・１１］ヘセツトする。

これは、記憶ユニット・アドレス２２ａ及び２２ｂの各
々において、最上部バイト・ロケーションをアドレスす
る。

第１４図を参照すると、最上部バイト・ロケーションは
第６図の割込みＩＤワードのために必要なデータを含ん
でいることが分る。

かくて、記憶ユニツ）２２ａ及び２２ｂの出力に適轟な
ＩＤワードが現われ、これは割込みサービス・ゲート捕
捉信号がオンの間に、ホスト・プロセッサ１へ転送され
る。

このデータ（ＩＩＢバイト及び装置アドレス）は、ホス
ト・プロセッサ１へ割込み要求を出す前に、マイクロプ
ロセッサ１１によって記憶ユニット・ロケーションへ前
もってロードされている。

これまでの説明から、２ポート記憶ユニット２２ａ、２
２ｂをアドレスする方法として、３種の異なった方法が
あることが分る。

更に、これら３種の方法は相互に干渉を生じることなく
自動的。

に多重化される。

更に、第１３Ａ図は両方向駆動器４４及び４５を動作さ
せる論理回路を示す。

この論理回路は構成要素１５４〜１６０によって表わさ
れる。

駆動器４４及び４５は、それぞれ２つの制御入力、即ち
出力能動制御端子及び方向制御端子を有する。

出力能動制御端子を能動化すると、駆動器出力が能動化
され、駆動器入力に与えられつつある信号が出力に現わ
れる。

出力能動制御端子がイナクチブ又はオフにされると、１
駆動器出力は３状態又は高インピーダンス条件にセット
される。

方向制御端子がアクチブになると、それはデータが駆動
器を通る通常の方向を逆にする。

本実施例において、駆動器４４及び４５の通常の方向は
左から右である。

方向制御端子がアクチブになると、データは逆方向即ち
右から左へ通ることができる。

駆動器４５に関して言えば、記憶ユニット２２ａ及び２
２ｂの双方が同時に選択される時、出力能動端子ＯＥ３
が能動化される。

これはＯＲ回路１４５の出力によって達成される。

方向端子Ｄ３が能動化されてデータを右から左へ移動さ
せるのは、ＡＮＤ回路１６０が「記憶ユニットからデー
タ・レジスタヘ−」の信号を与える時、又はＡＮＤ回路
１５７がＩＤＣＲ読出し信号を与える時である。

前者の信号はサイクル・スチール動作のために生じ、後
者の信号はＩ１０指令転送動作のために生じる。

両方向駆動器４４の出力能動端子ＯＥＩは、線３２上に
ＣＳ／Ｓ Ｇ捕捉信号が生じる時、又はフリップ・フロ
ップ１３８の出力にＨＰ接続許容信号が生じる時に能動
化される。

方向制御端子Ｄ１が能動化されるのは、［データ・レジ
スタからＨＰへ１信号がＡＮＤ回路１５５によって発生
される時、又はＩＤＣＢ読出し信号がＡＮＤ回路１５７
によって発生される時に、データ駆動器４４の右から左
へ移動させるためである。

（第１６図のホストＤＭＡ要求論理ユニット２８及びレ
ジスタ制御ユニット４７の説明） 第１６図を参照すると、そこには第２Ｂ図のホス１−Ｄ
ＭＡ要求論理ユニット２８及び第２Ａ図のレジスタ制御
ユニット４７の詳細が示される。

レジスタ制御ユニット４７は第１６図の下部にダラシ線
で囲まれており、第１６図の上部にはホストＤＭＡ要求
論理ユニット２８が示される。

ホストＤＭＡ要求論理ユニット２８はＤＭＡ制御ユニッ
ト１３を制御し、ＤＭＡ制御ユニット１３は、データが
ホスト・プロセッサ１と記憶ユニット２２ａ、２２ｂと
の間をサイクル・スチール・モードで転送されるのを制
御する。

第１０図に示されるＤＭＡ制御ユニットの詳細図を参照
する。

上記のサイクル・スチール転送動作はＤＭＡ制御ユニッ
ト１３中のチャネル０及びチャネル１回路によって制御
される。

本実施例において、チヤネル２及びチャネル３は使用さ
れない。

チャネル０アドレス・カウンタ８２はＨＰアドレス・バ
ス３５へ送られるホスト・プロセッサ主記憶装置アドレ
スを与え、チャネル１アドレス・カウンタ８４は記憶ユ
ニット２２ａ、２２ｂからＨＰデータ・バス３４へ（又
はその反対方向へ）データを移動させるため、記憶ユニ
ット２２ａ、２２ｂへ与えられるアドレスを与える。

バイト・カウンタ８３及び８５は転送されるべく残って
いるワード数を追跡するために使用される。

カウンタ中の計数値がゼロになると、それは対応するチ
ャネルの動作を終了させる。

サイクル・スチール動作は、ホスト・プロセッサ１がサ
イクル・スチール開始指令を送ることによって開始され
る。

マイクロプロセッサ１１は、それに応答してホスト・プ
ロセッサ１から第４図に示されるような８ワードの装置
制御ブロック（ＤＣＢ）をフェッチする。

これらのＤＣＢワードはサイクル・スチール・モードで
フェッチされ、記憶ユニット２２ａ、２２ｂの適当な部
分に記憶。

される。

ＤＣＢワードの転送が終ると、マイクロプロセッサ１１
はＤＣＢ情報を使用して、主たるデータの転送動作を行
なわしめるために、ＤＭＡ制御ユニット１３を起動する
。

具体的には、それはアドレス・カウンタ８２へＤＣＢワ
ーワーに含。

まれる主記憶装置データ・アドレス（開始アドレス）を
ロードする。

記憶ユニット２２ ａ ２２１）のための所望の開始
アドレスは、アドレス・カウンタ８４にロードされる。

このパラメータは、問題となっている特定の装置につい
て、制御ユニッ。

トをセット・アップしてサイクル・スチール動作を行な
わせるため、制御プログラム記憶ユニット１２（第２Ｂ
図）に含まれるサブルーチン中の命令から得られる。

バイト・カウンタ８３及び８５は同一の値をロードされ
る。

即ち、それはＤＣＢ。のワード６に含まれるバイト・カ
ウント値の半分である。

半分の値が使用される理由は、各データ・ワードが転送
された後にバイト・カウンタが１だけ減少されるのに反
し、データ・ワードの転送は２バイトずつ起るからであ
る。

もしＤ ＣＢがバ。イト・カウントではなくワード・カ
ウントを含むように設定されるならば、バイト・カウン
タ８３．８５へ２分の１の値をロードする必要はない。

アドレス・カウンタ８２についてもワードとバアドレス
・カウンタ８２についてもワードとバイトとの同様な関
係がある。

このカウンタに含まれるアドレスは主記憶装置のバイト
・アドレスであり、それは各データ転送の後に１だけ増
加される。

同時に、各々の新しいサイクル・スチール転送のために
サイクル・スチール・アドレス・レジスタ２７ヘロード
されるアドレスは、そのレジスタへ以前にロードされた
アドレスより２だけ高いカウントでなければならない。

何故ならば、各々のサイクル・スチール転送は２バイト
・データ・ワードを転送するからである。

この差は、サイクル・スチール・アドレス・レジスタ２
７への入力線を１ビット位置だけ左へずらすことによっ
て考慮されている。

即ち、それによってレジスタ２７ヘロードされたアドレ
ス・ビットは１だけ左方ヘシフトされる結果となる。

バイト・カウンタ８３及び８５の各々に含まれる１対の
制御ビットは、ＤＭＡ−制御ユニットが読出し動作を実
行すべきか書込み動作を実行すべきかをＤＭＡ制御ユニ
ットへ知らせるために最初にロードされる。

もしそれがＩ１０制御装置からホスト・プロセッサへの
転送（読出し動作）であれば、バイト・カウンタ８５中
の制御ビットがセットされ、ＤＭＡ制御ユニットはチャ
ネルｌＤＭＡサイクルの間に、ＭＥＭＲ（メモリ読出し
）パルス及びそれに続＜ｌ０Ｗ（Ｉ１０書込み）パルス
を発生する。

逆に、それがホスト・プロセッサから１１０制御装置へ
の転送（書込み動作）であれば、チャネルｌＤＭＡサイ
クルでＩＯＲパルス及びそれに続＜ＭＥＭＷパルスが発
生されるように制御ビットがロードされる。

考慮すべきもう１つの点は、ＤＭＡ制御ユニット１３中
のモード・レジスタには適当な制御ビットが最初にロー
ドされ、優先順位解決手段９０は循環優先順位モードの
動作を可能にすることである。

この循環優先順位モードにおいて、ＤＲＱ入力線の優先
順位は循環シーケンスを有する。

各々のＤＭＡサイクルの後に、各ＤＲＱ線の優先順位は
変化する。

サービスされたばかりのＤＲＱ線は最低の優先順位ヘセ
ットされる。

その結果、例えばＤＲＱＯ及びＤＲＱｌの双方がオンに
され且つオンになったままであれば、循環優先順位機構
はＤＲＱＯ及びＤＲＱｌを交互にサービスさせる。

即ち、最初にＤＲＱＯがサービスされれば、次にＤＲＱ
Ｉ、次にＤＲＱＯの順である。

ＤＭＡ制御ユニット１３が最初に設定された後、主たる
サイクル・スチール・データ転送動作の開始は、マイク
ロプロセッサ１１及びホス１−ＤＭＡ要求論理ユニット
２８によって起動される。

具体的には、マイクロプロセッサ１１はＩ１０ポートＯ
ＵＴ命令を実行し、この命令は、ＭＰデータ・バス３γ
上のデータ・ビットへ特別の値を与え、且つＭＰアドレ
ス・バス３８上にアドレスを与える。

それによって、チップ選択信号Ｃ８７がチップ選択デコ
ーダ６８によって発生される。

第１６図を参照とすると、ＭＰデータ・ビット７はＩ１
０ポート・ランチ１６２をセットするのに必要な所望の
値を与えられる。

それは適当な入出力インディケーク値を表示するためで
ある。

ＭＰデータ・ビット７はチップ選択信号Ｃ８７によって
ランチ１６２ヘストロープされる。

ランチ１６２が１の値ヘセットされるのは、入力（■１
０制御装置からホスト・プロセッサへの）サイクル・ス
チール動作が実行されるべき時である。

他方、出力（ホスト・プロセッサからＩ１０制御装置へ
の）サイクル・スチール動作が実行されるべきであれば
、ランチ１６２はゼロ値をロードされる。

更に、この同じマイクロプロセッサＩ１０ポートＯＵＴ
命令はＭＰデータ・ビット６の線を［月の値へ置く。

このビットはＣ８７信号と一緒にＡＮＤ回路１６３へ印
加され、フリップ・フロップ１６４をセット条件に置く
。

これはサイクル・スチール動作を開始させる。

具体的には、フリップ・フロップ１６４のセットはサイ
クル・スチール要求開始線をオンにし、この線はＯＲ回
路１６５を介してＤＭＡ制御ユニット１３のＤＲＱＱ線
をオンにする。

まず、出力（ホスト・プロセッサからＩ１０制御装置へ
の）サイクル・スチール動作（ランチ１６２が０に等し
い）の場合を考える。

ＤＲＱＱ線がオンにされると、ＤＭＡ制御ユニット１３
はホスト・プロセッサ主記憶装置アドレスをＭＰアドレ
ス・バス３８上に置く。

このアドレスは、ＤＲＱＯＤＭＡサイクルのためにＤＭ
Ａ制御ユニット１３によって発生されたＤＡＣＫＯ及び
ＭＥＭＷパルスによって、サイクル・スチール・アドレ
ス・レジスタ２７（第２Ａ図）ヘストロープされる。

（ＤＡＣＫはＤＭＡ承認の意味である。）更に、ＤＲＱ
Ｑ線のルベルはＡＮＤ回路１６６及びＯＲ回路１６７を
介して線３１上にサイクル・スチール要求信号を発生す
る。

この信号はサイクル・スチール要求ラッチ９２（第１２
図）をセットする。

ラッチ９２はホスト・プロセッサ１ヘサイクル・スチー
ル要求イン信号を送る。

ここで注意すべきは、フリップ・フロップ１６４は、Ｄ
ＲＱＯサイクルの間に発生されたＤＡＣＫＯ及びＡＤＳ
ＴＢパルスによってＡＮＤ回路１６８によりリセットさ
れることである。

これはサイクル中の十分遅い時点で生じるので、ＤＲＱ
Ｑ線がオフになってもＤＲＱＯサイクルの完了には何の
影響もない。

ＤＭＡ制御ユニット１３及びホス１−ＤＭＡ要求論理ユ
ニット２８は今や待ち状態に入り、ホスト・プロセッサ
１がサイクル・スチール要求を認識しそのＣＳ／Ｓ Ｇ
捕捉信号を送出すること、転送されるべきデータ・ワー
ドがこのサービス・ゲート期間中にホスト・プロセッサ
１によってＨＰデータ・バス３４上に置かれることを待
機する。

これが生じたことは、レジスタ制御ユニット４７中に置
かれたＡＮＩ）回路１６９の働きにより、ホストＤＭＡ
要求論理ユニット２８によって認識される。

具体的には、サイクル・スチール・サービス・ゲート（
Ｃ８／ＳＧ）捕捉信号及びＨＰデデー・ストローブ信号
の発生は、ＡＮＤ回路１６９をしてルベル出力信号を発
生せしめる。

この信号はｒＨＰからデータ・レジスタへ−１の転送信
号である。

この信号は、ＨＰデータ・バスのデータをデータ・レジ
スタ４６へストローブするために、ＯＲ回路１７０及び
５ＴＢ２線を介して与えられる。

更に、ＡＮＤ回路１６９から出力される［ＨＰからデー
タ・レジスタへ１の転送信号は、ＯＲ回路１７１を介し
てフリップ・フロップ１７２をセットする。

これはフリップ・フロップ１７２のＤＲＱ１出力線をオ
ンにする。

それはＤＭＡ制御ユニット１３へＤＲＱ１要求を行なう
ためである。

もしＤＭＡ制御ユニット１３がＤＲＱＯサイクルを終了
していれば、Ｉ）ＲＱ１要求が認識され、ＤＲＱ１サイ
クルが開始される。

］）ＲＱＯサイクルが終了していなければ、ＤＲＱ１要
求はＤＲＱＱサイクルの終了まで未決にされ、ＤＲＱＯ
サイクルが終った時にＩ）ＲＱＩサイクルが開始される
。

ＤＲＱＩサイクルの間、ＤＭＡ制御ユニット１３はＭＰ
アドレス・バス３８上に記憶ユニット２２ａ 、２２ｂ
のためのアドレスを置く。

このアドレスの１３個の低順位ビットはアドレス選択器
６３によって記憶ユニツｈ ２２ ａ ＋ ２２ ｂへ
通される。

その後型くして、ＤＭＡ制御ユニット１３から与えられ
たＤＡＣＫＩ及びＭＥＭＷ信号は、ＡＮＤ回路１７３の
出力に２進のルベルを発生する（第１６図）。

この２進のルベルは「データ・レジスタから記憶ユニッ
トへ」の転送信号であり、ＯＲ回路１７４を介してデー
タ・レジスタ。

４６のＯＥ２入力端子へ与えられる。

それはデータ・レジスタ４６の出力を能動化するためで
ある。

これはテ゛−り・レジスタ４６中のデ゛−タ・ワー ド
を１駆動器４５（第１３Ａ図）へ与え、そしてそこから
記憶ユニット２２ ａ及び２２ｂのデータ・バス人力へ
与える。

このＤＲＱ１サイクル中にＩ）ＭＡ制御ユニット１３に
よって与えられた記憶ユニット・アドレスは、チップ選
択デコーダ６８（第２Ｂ図）によってＣ８３チツプ選択
信号を発生する様な値である。

第１３Ａ図に示される様に、これは記憶ユニツ）２２ａ
及び２２ｂの双方に対する「選択」線を能動化せしめる
。

更に、このＤＲＱＩサイクル中に生じたＭＥＭＷ信号は
、記憶ユニツｈ ２２ ａ及び２２ｂの「書込み−１制
御入力を能動化する。

かくて、データ・レジスタ４６．１によって与えられ且
つ駆動器４５によって通されたデータ・ワードは記憶ユ
ニツｈ ２２ ａ及び２２ｂへ書込まれる。

更に、ＤＲＱ１サイクル中に生じたＤＡＣＫ、１信号は
、ＡＮＤ回路１７５を介してフリップ・フ。

ロッゾ１７６をセットする。

フリップ・フロップ１γ６のセットは、ＤＲＱ要求線を
再びオンに戻す。

かくて、ＤＲＱ１ザイクルの終了後に他のＤＲＱＯサイ
クルが始まり、このようなＴ）ＲＱＯ／ＤＲＱＩ動作が
繰り返されて、次のデータ・ワー。

ドのサイクル・スチール転送が生じる。

前述したごとく、それぞれの関連したＤＲＱＱおよびＤ
ＲＱｉサイクルの終り近くで、ＤＭＡアドレスカウンタ
８２及び８４（第１０図）は１だけ増進され、ＤＭＡバ
イト・カウンタ８３及び８５（第１０図）は１だけ減少
させる。

かくて、新しいホスト・プロセッサ及び２ボート記憶ユ
ニツトノ記憶アドレスが新しいｒ）ＲＱＯ／ＤＲＱ１ザ
イクルのために力えられる。

これらのＤＲＱＯ及びＤＲ，Ｑｌｌザクルは、バイト・
カウンタ８３及び８５のカウントがゼロになるまで交互
に反復される。

バイト・カウンタ８３中のカウントがゼ゛口になると、
ＤＭＡ制御ユニットは自動的にチャネル０動作を停止し
、それ以後のＤＲＱＯサイクルは実行されない。

同様に、バイト・カウンタ８５がゼロになると、チャネ
ル１動作は停止し、それ以後のＤＲＱｉサイクルは生じ
ない。

これから、反対方向（即ち、■１０制御装置２からホス
ト・プロセッサ１へ）に生じるサイクル・スチールを考
察する。

この場合、１１０ポート・ラッチ１６２が１へセットさ
れる。

ＤＭＡ制御ユニット１３がセット・アップされた後、サ
イクル・スチール・イン（ＩＮ）動作がフリップ・フロ
ップ１６４をセラ１へすることによって開始される。

これはＤ ＲＱ Ｏ要求線をオンにする。

ＤＲＱＯ要求線の２進のルベルはＡＮＤ回路１７７及び
ＯＲ回路１７１を介してフリップ・フロップ１７２をセ
ラｈする。

これはＤ ＲＱ １要求線をオンにする。

ＤＦｔＱ１要求線の２進のルベルは、ＡＮＤ回路１７Ｂ
及びＯＲ回路１６７を介して直ちにサイクル・スチール
要求線３１をオンにするように働く。

この線はボス１〜・プロセッサ１へ升イクルスチール要
求を伝える。

ＤＲＱＱ及びＤ Ｒ，Ｑ １要求線の双方がアクチブで
あるから、ＤＭＡ制御ユニット１３はまずＤ Ｒ，Ｑ
Ｏ＋ｊ−イクルを実行し、それに続いて直ちにＤＲＱ１
サイクルを実行する。

ＤＲＱＱサイクルは、ホスト・プロセッサ主記憶装置ア
ドレスをＤＭＡアドレス・カウンタ８２からサイクル・
スチール・アドレス・レジスタ２γへ転送するように働
く。

ＤＲＱ７サイクルは、次のデータ・ワードを記憶ユニッ
ト２２ａ及び２２ｂから両方向１駆動器４５を介してデ
ータ・レジスタ４６へ転送するように働く。

具体的には、ＤＲＱ１ザイクル中に生じたＤＡＣＫｌ及
びＭＥＭＲ信号は、Ａ Ｎ Ｄ回路１７９をしてルベル
出力を発生せしめる。

このルベル出力は「記・Ｉ意ユニットからデ゛−タ・レ
ジスタへ」の転送信号であり、ＯＲ回路１７０を介して
データ・レジスタ４６のデータ・ストローブ入力５ＴＢ
２へ与えられる。

これはデータ・ワードをデータ・レジスタ４６ヘス１ヘ
ローブする。

Ｔ）ＭＡ制御ユニット１３及びホスｔ−ＤＭＡ要求論理
ユニット２８は今や待ち状態に入り、ホスト・プロセッ
サ１がサイクル・スチール要求に応答するのを待機する
。

（ホスト・プロセッサの応答が既に存在していれば、待
機は必要でない。

）ホスト・プロセッサのデータ転送条件への応答及びそ
の準備完了は、サイクル・スチール・サービス・ゲー１
−（Ｃ８／ＳＧ）捕捉信号が生じたことによって示され
る。

この捕捉信号はＡＮＤ回路１８０の出力にルベル出力を
発生する。

このルベル出力は「データ・レジスタからＨＰへ」の転
送信号であり、ＯＲ回路１７４を介してデータ・レジス
タ４６の出力能動入力端子ＯＥ２へ与えられる。

これは両方向駆動器４４の「右から左へ」の転送能動条
件とあいまって、データ・ワードをＨＰデータ・バス３
４上に置く。

それはホスト・プロセッサ１へそのデータ・ワードを転
送するためである０ サイクル・スチール・サービス・ゲート（Ｃ８／ＳＧ）
捕捉信号の発生は、ホスト・プロセッサから与えられる
ＨＰデータ・ストローブ信号とあいまって、ＡＮＤ回路
１８１からルベル出力をシ発生させる。

このルベル出力はＡＮＤ回路１８２をしてルベル出力を
発生させ、このルベル出力はフリップ・フロップ１８３
をセットする。

これは再びＤＲＱＯ要求線をオンに戻す。

Ｄ ＲＱＱ要求線は最初のＤＲＱＯサイクル中にフリッ
プ・シフロツプ１６４をＡＮＤ回路１６８によってリセ
ットすることによりオフにされた。

ＤＲＱＱ要求線のオンへの戻りは、前述したＤＲＱＯ及
びＤＲＱｌサイクルの反復を生じ、よって次のデータ・
ワードがホスト・プロセッサ１へ転送される。

□これらＤＲＱＯ／ＤＲＱＩサイクルは、ＤＭＡバイト
・カウンタ８３及び８５中のカウントがゼ゛口になるま
で反復され、その後ＤＭＡ動作は終了する。

そして新しいサイクル・スチール開始指令及び装置制御
ブロック（ＤＣＢ）がホスト・プロセ、ツサ１によって
出されるまで、ＤＭＡ動作は終了したままである。

これまで説明した実施例においては、ＤＭＡ制御ユニッ
ト１３はホスト・プロセッサ１と記憶ユニット２２ａ
、２２ｂとの間でデータ・ワードを・サイクル・スチー
ル転送する場合にのみ関係した。

このような実施例において、■１０ユニット及び記憶ユ
ニツ）２２ａ 、２２ｂの間のデータ・バイトの転送は
、マイクロプロセッサ１１によって処理される。

マイクロプロセッサ１１によって処理される典型的動作
モードは、所与のＩ１０ユニットから記憶ユニット２２
ａ ｔ ２２ ｂへ１ブロツク又は１ページのデータ
を１時に１バイトずつ転送することである。

このタスクが終った後に、マイクロプロセッサ１１はホ
スト・プロセッサ１へ「アテンション」割込み要求を生
じさせ、ホスト・プロセッサ１へ転送されるべく準備の
ととのった１ブロツクのデータが存在したことを知らせ
る。

その後、ホスト・プロセッサ１はＩ１０制御装置２ヘサ
イクル・スチール開始指令を出す。

ＤＣＢフェッチ及びＤＭＡ制御ユニットのセット・アッ
プを終えた後、ＤＭＡ制御ユニット１３は記憶ユニット
２２ ａ ｔ ２２ ｂからホスト・プロセッサ１ヘブ
ロツク又はページのデータをサイクル・スチール転送さ
せる。

逆方向で生じる典型的データ転送の場合（即ちホスト・
プロセッサ１から■１０ユニットへ）、同様の手順が逆
方向でとられる。

この場合、ホスト・プロセッサ１から記憶ユニット２２
ａ、２２ｂへのサイクル・スチール転送は、記憶ユニッ
ト２２ ａ 、２２ ｂからＩ１０ユニットへのバイト
ごとのデータ転送より前に起る。

〔第１７図の変更実施例の説明〕 ここで、第１７図を参照すると、そこにはＩ１０ユニッ
トと２ポート記憶ユニツトとの間のデータ転送がＤＭＡ
制御ユニット１３によって処理される変更実施例が示さ
れる。

この実施例は、Ｉ１０ユニットから２ポート記憶ユニツ
トへの転送と２ポート記憶ユニツトからホスト・プロセ
ッサへの転送とを重複させ、逆に、ホスト、プロセッサ
から２ポート記憶ユニツトへの転送と２ポート記憶ユニ
ツトからＩ１０ユニットへの転送とを重複させるために
使用することかでさる。

第１７図において、■１０ユニットから２ポート記憶ユ
ニツトへの転送（又はその逆）は、鳳制御ユニット１３
のＤＲＱ２及びＤＲＱ３チャネルによって処理される。

ＤＲＱ２チャネルは高バイト記憶ユニット２２ａとの間
の転送を処理するために使用され、ＤＲＱ３チャネルは
低バイト記憶ユニツｌ−２２ｂとの間の転送を処理する
ために使用される。

装置ＤＭＡ要求論理ユニット１８５の目的は、連続する
装置ＤＭＡ要求をＤＲＱ２及びＤＲＱ３チャネルへ交互
に印加させることである。

これは連続するデータ・バイトを高バイト記憶ユニット
２２ａ及び低バイト記憶ユニツｌ−２２ｂに交互に記憶
させるために必要である。

第１０図の詳細なりＭＡ制御ユニット１３を参照すると
、チャネル２アドレス・カウンタ８６は最初高バイト記
憶ユニット２２ａ中の所望の開始アト１／スをロードさ
れる。

このアト）／スはチップ選択信号Ｃ８２ｉ発生するのに
適したアドレス範囲にある。

チャネル３アドレス・カウンタ８８は最初低バイト記憶
ユニツｌ−２２ｂ中の適当な開始アドレスをロードされ
る。

このアドレスはチップ選択信号Ｃ８Ｉを発生するのに必
要なアドレス範囲にある。

適当なワード転送を後で行なうためには、アドレス・カ
ウンタ８６，８８の各々ヘロードされた開始アドレスは
、チップ選択に使用される３個の最高順位アドレス・ビ
ットを除いて同じてなけれはならない。

チャネル２及びチャネル３バイト・カウンタは、記憶ユ
ニット２２ａ又は２２ｂへ転送されるべきバイト数に対
応する適当な値を最初にロードされる。

前と同じように、ＤＭＡ制御ユニット１３のモード・レ
ジスタは優先順位解決手段９０が循環優先順位モードで
動作するように七ノ１−される。

その結果、各ＤＭＡサイクルの後に、各チャネルの優先
順位は変更され、サービスされたはかりのチャネルは最
低擾光順位ヘセノトされる。

第１７図を参照すると、周辺装置（■１０ユニット）１
８６がテーク・バイト転送の準備をととのえた時、装置
制御ユニット１８７はそのＤＭＡ要求線を土昇させる。

この線は装置ＤＭＡ要求論理ユニツｌ−１８５へ入る。

装置ＤＭＡ要求論理ユニツｌ−１８５は最初Ｉ１０ボー
ト・ラッチ１８８によって能動化されている。

ラッチ１８８ば、周辺装置１８６のデータ転送がＤＭＡ
モードで実行されることが望まれる場合に、マイクロプ
ロセッサ１１によって２進の１をロードされる。

逆に、ランチ１８８がゼロをロードされれば、データ転
送は前に説明したようにして実行される。

ランチ１８８が１をロードされると、フリップ・フロッ
プ１８９はリセットされる。

これはＡＮＤ回路１９０へ走っているＱ出力をオンにし
、ＡＮＤ回路１９１へ走っているＱ出力をオフにする。

以上によって、装置ＤＭＡ要求論理ユニット１８５の初
期設定が完了する。

要求論理ユニット１８５の初期設定が終った後、装置制
御ユニット１８７によって出される最初のＤＭＡ要求は
、ＡＮＤ回路１９０によってＤＭＡ制御ユニット１３の
ＤＲＱ２へ通される。

ＤＲＱ２チャネルが使用される番になると、上記の事象
によって装置制御ユニット１８７から記憶ユニット２２
ａへ（又はその逆へ）、ＭＰテーク・バス３７を介して
データ・バイトが転送される。

具体的には、ＤＲＱ２サイクルの間に発生されたＤＡＤ
Ｋ２信号がＯＲ回路１９２及び１９３を介して装置制御
ユニツｌ−１８７のチップ選択人力へ与えられる。

それによって、装置制御ユニット１８７はそのデータを
ＭＰテーク・バス３７へ置く。

同時に、ＯＲ回路１９２の出力に現われるＤＡＣ，に２
信号はフリップ・フロップ１８９を反対の状態（セット
状態）・＼トグルするため使用される。

こればＱ出力をオンにし、Ｑ出力をオフにする。

その結果、装置制御ユニット１８７によって出された次
のＤＭＡ要求は、Ａ、ＮＤ回路１９１を介してＤＭＡ制
御ユニット１３のＤＲＱ３人カへ与えられる。

ＤＲＱ３チャネルか使用される番になると、ＤＭＡ制御
ユニット１３は次のデータ・バイトを装置制御ユニツｌ
−１８７から低バイト記憶ユニット２２ｂへ（又はその
逆へ）ＭＰデータ・バス３７を介して転送せしめる。

ＤＲＱ３サイクルの間に発生されたＤＡＣＫ３信−号は
、フリップ・フロップ１８９を反対の状態へ転換し、且
つ装置制御ユニットのチップ選択入力線を能動化する。

フリップ・フロップ１８９の交互の転換によって、連続
したＤＭＡ要求及びデータ・バイト転送はＤＭＡ制御ユ
ニット１３のＤＲＱ２及びＤＲＱ３チャネルによって交
互に処理される。

これから第１７図の実施例の典型的動作態様を考察する
。

例えは、データがＩ１０ユニットからホスト・プロセッ
サへ転送されるものとする。

この例において、マイクロプロセッサ１１は最初ＤＭＡ
要求論理ユニット１８５を能動化するか、ホストＤＭＡ
要求論理ユニット２８を能動化しなＧ）。

これにより、周辺装置１８６から２ポート記憶ユニツｌ
□ ２２ ａ 、 ２２ ｂへ１ブロツク又は１ページ
のデータがＤＭＡ方式で転送される。

このブロック転送が終ると、マイクロプロセッサ１１は
ホス１−ＤＭＡ要求論理ユニット２８及び装置ＤＭＡ要
求論理ユニット１８５の双方を能動化する。

これは２ポート記憶ユニツト２２ａＪ２２ｂからホスト
・プロセッサ１へ最初のデータ・フ宅ツクをサイクル・
スチール転送せしめ、同時に第２のデータ・ブロックを
周辺装置１８６から２ポート記憶ユニツト２２ａｒ２２
ｂへ転送せしめる。

ＤＭＡ制御ユニット１３では循環優先順位モードが使用
されるから、ホスト・プロセッサへのサイクル・スチー
ル転送は、概してＩ１０ユニットから２ポート記憶ユニ
ツトへのＤＭＡ方式転送とインタリーブされる。

このシステムの利点は、１組の転送が次の組の転送を待
機する必要がないことである。

例えば、ホスト・プロセッサ１か他のタスクで忙しいな
らば、ＤＲＱＯ及びＤＲＱＩ要求線はイナクチブとなる
。

それでも、ＤＲＱ２及びＤＲＱ３要求線はデータを周辺
装置１８６から２ボート記憶ユニツト２２ａ 、２２ｂ
へ転送し続ける。

逆δこ、所与の時間に周辺装置１８６が作動可能でなく
ても、ＤＲＱＯ及びＤＲＱｌチャネルはデータをホスト
・プロセッサ１ヘサイクル・スチール転送し続けること
ができる。

ＤＲＱＯ／ＤＲＱＩテータ転送に関すデー１０ユニット
は、ＤＲＱ２／ＤＲＱ３テータ転送に関するＩ１０ユニ
ットと同じものでなくてもよい。

もし所望ならば、これら２組の転送は、同一時間。

中に２個の異なったＩ１０ユニットに関してなされてよ
い。

〔第１８図の複数周辺装置に関するＤＭＡ実施例の説明
〕 第１８図は３個の異なった周辺装置（■１０ユ。

ニット）に関して実行される２ボート記憶ユニット２２
ａ、２２ｂへのデータ転送がＤＭＡ制御ユニットによっ
て処理される実施例を示すものである。

周辺装置１８６は、第１７図に関して前に説明したよう
にして、ＤＭＡ制御ユニット１３によ。

り処理される。

加えて、２個の他の周辺装置１９５及び１９６、及び対
応する装置制御ユニット１９７及び１９８は第２のＤＭ
Ａ制御ユニット２００によって処理される。

第２のＤＭＡ制御ユニット２００は第１のＤＭＡ制御ユ
ニット１３と同じ構。

成のものであり、従って４チャネルＤＭＡ制御ユニット
である。

第２の装置ＤＭＡ要求論理ユニット２０１は第２の周辺
装置１９５のためにＤＭＡ要求を処理し、第３の装置Ｄ
ＭＡ要求論理ユニット２０２は第３の周辺装置１９６の
ためにＤＭＡ要求を処理する。

装置ＤＭＡ要求論理ユニット２０１及び２０２は装置Ｄ
ＭＡ要求論理ユニット１８５と同じ構成であり、且つ前
に説明したように論理ユニット１８５と同じように動作
する。

第１８図の実施例の動作は、前に説明したところから自
明であるが、異なっている点として、ＤＭＡ制御ユニッ
ト１３及び２００の双方が略同じ時間にマイクロプロセ
ッサ１１へ「保留」要求信号（ＨＲＱＩ及びＨＲＱ２）
を与える場合に生じる競合状態がある。

この競合状態はＤＭＡ競合論理ユニット２０３によって
解決される。

ＤＭＡ競合論理ユニット２０３の１つの形態は第１９図
に示される。

第１９図を参照すると、ＤＭＡ制御ユニット１３及び２
００から生じるＨＲＱＩ及びＨＲＱ２信号は、それぞれ
第１９図の対応する入力端子へ与えられる。

ここで注意すべきは、第１８図に示されるように、上記
２つの信号はＭＰ制御バス３９の１部である「保留」要
求線へ接続されることである。

制御バス３９はマイクロプロセッサ１１へ接続されてお
り、上記の「保留」要求線への接続はＯＲ回路２０４を
介してなされる。

第１９図に示されるように、競合論理ユニット２０３は
マイクロプロセッサ１１から保留承認信号ＨＬＤＡを受
取る。

次に競合論理ユニット２０３は、２個のＤＭＡ制御ユニ
ット１３及び２００のうちいずれがこのＨＬＤＡ信号を
受取るべきかを決定する。

ＨＬＤＡ信号を受取ったＤＭＡ制御ユニットはＤＭＡ動
作の実行を許され、ＨＬＤＡ信号を受取らないＩ）ＭＡ
制御ユニットは使用される番が来るまで待機しなけれは
ならない。

競合論理ユニット２０３はＡＮＤ回路２０５〜２０７及
びＮＯＴ回路２０３〜２１ｏを含む。

これらの回路によって実行される論理は、ＨＬＤＡ信号
が現われた時、ＨＲＱｌがルベルにありＨＲＱ２がＯレ
ベルにあれは、ＨＬＤＡ信号はＨＬＤＡ１出力端子を介
して第１のＤＭＡ制御ユニット１３へ入るようになって
いる。

逆に、ＨＬＤＡ信号が現われた時、ＨＲＱ２がルベルに
ありＨＲＱｌが０レベルにあれは、ＨＬＤＡ信号ばＨＬ
ＤＡ２出力端子を介して第２のＤＭＡ制御ユニット２０
０へ送られるようになっている。

更に、ＨＬＤＡ信号が現われた時、ＨＲＱＩ及びＨＲＱ
２の双方かルベルにあれは、ＨＬＤＡ信号ばＨＬＩ）Ａ
１出力端子を介して第１のＤＭＡ制御ユニット１３へ送
られる。

【図面の簡単な説明】

第１図は本発明に従うＩ１０制御装置を組込まれたテイ
ジタル・データ処理システノ、のブロック図、第２図は
第２Ａ図、第２Ｂ図、第２Ｃ図、第２Ｄ図の配列を示す
図、第２Ａ図乃至第２Ｄ図は本発明に従うＩ１０制御装
置の構成を詳細に示す図、第３図、第４図、第５図、第
６図、及び第７図は第１図のデータ処理システムで使用
さね、る各種の指令、制御ブロック、状況ワードの形式
を示す図、第８図は本発明に従うＩ１０制御装置で使用
されてよい典型的マイクロッ宅セッサの内部構成を詳細
に示す図、第９図は第８図のマイクロプロセッサで生じ
る典型的命令サイクルを示すタイミング図、第１０図は
本発明に従う１１０制御装置で使用されてよい直接メモ
リ・アクセス（ＤＭＡ）制御ユニットの内部構成を詳細
に示す図、第１１図は第１０図のＤＭＡ制御ユニットの
２つの連続した典型的ＤＭＡサイクルで生じる各種の信
号波形を示したタイミング図、第１２図は第１２Ａ図及
び第１２Ｂ図の配列を示す図、第１２Ａ図及び第１２Ｂ
図は第２Ｃ図の割込み兼サイクル・スチール初期接続ユ
ニット３３の内部構成を詳細に示す図、第１３図は第１
３Ａ図及び第１３Ｂ図の配列を示す図、第１３Ａ図及び
第１３Ｂ図は第２Ａ図の記憶制御論理ユニット４８の内
部構成、及びホスト・プロセッサ・チャネル・バスとＩ
１０制御装置記憶ユニットとの間でデータを転送するた
めに使用される両方向７駆動器の方向信号（ＤＩ、Ｄ３
）及び出力能動信号（ＯＥＩ。 ＯＦ２，０Ｅ３）の発生論理を示す図、第１４図は第２
Ｂ図のマイクロプロセッサ１１によってアト）／スされ
ることのできる記憶ユニットの低部分アドレス領域を示
す図、第１５図は第１４図に示される２個のＩＤＣＢバ
イト領域を拡大したものの図、第１６図は第２Ｂ図のホ
ストＤＭＡ要求論理−に’、７１−２８及び第２Ａ図の
レジスタ制御ユニット４７の内部構成を詳細に示す図、
第１７図は第２図のＩ１０制御装置の変更例であって、
周辺装置（■１０ユニット）とＩ１０制御装置記憶ユニ
ットとの間で行なイつれるデータ転送が第２Ｂ図のＤＭ
Ａ制御ユニット１３によって処理されるものの図、第１
８図は第２図のＩ１０制御装置の変更例であって、３個
の異なった周辺装置（■１０ユニット）とＩ１０制御装
置記憶ユニットとの間で行なわれるデータ転送を１対の
１”）ＭＡ制御ユニットで制ｆｌ］するようにしたもの
の図、第１９図は第１８図ｔこ示されるＤＭＡ競合論理
ユニッｌ−２０３の内部構成を詳細に示したものの図で
ある。 １・・・ホスト・プロセッサ（ＨＰ）、２・・・Ｉ１０
制御装置、３，４，５，６・・・周辺装置（Ｉ１０ユニ
ット）、７・・・主記憶装置、８・・・ホスト・プロセ
ッサ■１０チャネル・バス、９・・・チャネル、１１・
・・マイクロプロセラ→力（ＭＰ）、１２・・・制御プ
ログラム記憶ユニット、１３・・・直接メモリ・アクセ
ス（ＤＭＡ）制御ユニット、１４・・・プログラム可能
割込み制御（ＰＩＣ）ユニット、１５・・・ユーザー記
憶ユニット、１６・−・マイクロプロセッサ■、１０バ
ス、１７，１８，１９，２０・・・装置制御ユニット、
２２・・・２ポート・ランダム・アクセス記憶ユニット
、２３・・・アドレス・デコーダ、２５・・・指令レジ
スタ・ファイル、２７・・・サイクル・スチール・アド
レス・レジスタ、２８・・・ホストＤＭＡ要求論理ユニ
ット、３０・・・初期接続割込み兼雑用制御ユニット。

Claims (1)

1. 【特許請求の範囲】 １ 主記憶装置を含むホスト・プロセッサとＩ１０ユニ
   ットとの間でデータを転送するための入出力制御装置に
   して、 データを記憶するためで記入出力制御装置中に設けられ
   たランダム・アクセス式の制御装置記憶ユニットと； 上記ホスト・プロセッサと上記制御装置記憶ユニットと
   の間でデータ転送通路を形成するための選択的に動作可
   能な第１データ転送回路と；上記制御装置記憶ユニット
   と上記Ｉ１０ユニットとの間でデータ転送通路を形成す
   るための選択的に動作可能な第２データ転送回路； 上記制御装置記憶ユニットと上記Ｉ１０ユニットとの間
   でデータ転送を行わしめるため、上記制御装置記憶ユニ
   ットへ制御装置記憶ユニット・アドレスを与え且つ上記
   第２データ転送回路へ選択信号を与える第１記憶アクセ
   ス回路と： 上記ホスト・プロセッサと上記制御装置記憶ユニットと
   の間で複数のデータ・ワードをサイクル・スチール・モ
   ードで転送させるため、上記ホスト・プロセッサへ主記
   憶装置アドレスを与え、上記制御装置記憶ユニットへ制
   御装置記憶ユニット・アドレスを与え、上記第１データ
   転送回路へ選択信号を与える第２記憶アクセス回路と；
   上記ホスト・プロセッサと上記制御装置記憶ユニットと
   の間で各データ・ワードを直接プログラム制御モードで
   個別的に転送させるため、上記ホスト・プロセッサから
   受取られた予定のアドレスに応答して上記制御装置記憶
   ユニットへ制御装置記憶ユニット・アドレスを与え、上
   記第１データ転送回路へ選択信号を与える第３記憶アド
   レス回路と； 上記サイクル・スチール・モードで転送されるデータ・
   ワード相互間の間隙中に上記プログラム制御モードのデ
   ータ・ワード転送をインクリーブさせるように、上記第
   ２及び第３記憶アドレス回路へ結合されたインタリーブ
   制御回路とを具備する入出力制御装置。