JPS58200562A - トランジスタスタツク - Google Patents
トランジスタスタツクInfo
- Publication number
- JPS58200562A JPS58200562A JP8339282A JP8339282A JPS58200562A JP S58200562 A JPS58200562 A JP S58200562A JP 8339282 A JP8339282 A JP 8339282A JP 8339282 A JP8339282 A JP 8339282A JP S58200562 A JPS58200562 A JP S58200562A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- transistor
- stack
- transistors
- emitter electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/62—Protection against overvoltage, e.g. fuses, shunts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、直流電源から負荷に供給される電力を効率
良く制御するトランジスタスタックに関するものである
。
良く制御するトランジスタスタックに関するものである
。
第１図は従来のこの種トランジスタスタックの構造の一
例を示す図で、第２図は上記トランジスタスタックの回
路構成の一例を示す図である。第１図および第２図にお
いて、Ｓはトランジスタスタック（以下、スタックと呼
ぶ。）、ＴＲＩ およびＴＲ′２は第１および第２のト
ランジスタ、ＤｌおよびＤ２は第１および第２のダイオ
ード、（１）および（３）は第１および阿２のトランジ
スタＴＲｉ 。
例を示す図で、第２図は上記トランジスタスタックの回
路構成の一例を示す図である。第１図および第２図にお
いて、Ｓはトランジスタスタック（以下、スタックと呼
ぶ。）、ＴＲＩ およびＴＲ′２は第１および第２のト
ランジスタ、ＤｌおよびＤ２は第１および第２のダイオ
ード、（１）および（３）は第１および阿２のトランジ
スタＴＲｉ 。
ＴＲ２のコレクタ電極、（２）および（４）は第１およ
び第２のトランジスタＴＲＩ 、ＴＲ２のエミッタ電極
、（５ａ）、および（５ｂ）は第１および第２の絶縁物
。
び第２のトランジスタＴＲＩ 、ＴＲ２のエミッタ電極
、（５ａ）、および（５ｂ）は第１および第２の絶縁物
。
（６ａ）および（６ｂ）は第１および第２の押え板、（
７）は第１のトランジスタＴＲＩのエミッタ電極（２）
に分布して存在する浮遊インダクタンス、（８）は負荷
（例えば直流モータ） 、 （９１は直流電源である。
７）は第１のトランジスタＴＲＩのエミッタ電極（２）
に分布して存在する浮遊インダクタンス、（８）は負荷
（例えば直流モータ） 、 （９１は直流電源である。
この様に構成された従来のスタックＳについてその構造
および動作を説明するが、ここでｕ（１） 、 （２１
。
および動作を説明するが、ここでｕ（１） 、 （２１
。
（３１、（４１ｔ−第１のコレクタ電極、第１のエミッ
タ電極、第２のコレクタ電極、第２のエミッタ電極と呼
ぶことにする。
タ電極、第２のコレクタ電極、第２のエミッタ電極と呼
ぶことにする。
従来のスタックＳの構造は第１図のようになっており、
順に第１の押え板（６ａ） 、第１の絶縁物（５ａ）
、第１のエミッタ電極（２）、第１のトランジスＪＴＲ
Ｉ、第１のコレクタ電極（１）、第１のダイオ−ドＤ１
．第２のコレクタ電極（３）、第２のトランジスタＴＲ
２、第２のエミッタ電極（４）、第２のダイオードＤ２
．第１のエミッタ電極（２）、第２の絶縁物（５ｂＬ第
２の押え板（６ｂ）がボルト等の機械的締結力で固定さ
れている。
順に第１の押え板（６ａ） 、第１の絶縁物（５ａ）
、第１のエミッタ電極（２）、第１のトランジスＪＴＲ
Ｉ、第１のコレクタ電極（１）、第１のダイオ−ドＤ１
．第２のコレクタ電極（３）、第２のトランジスタＴＲ
２、第２のエミッタ電極（４）、第２のダイオードＤ２
．第１のエミッタ電極（２）、第２の絶縁物（５ｂＬ第
２の押え板（６ｂ）がボルト等の機械的締結力で固定さ
れている。
次に１１ＪＪ作を説明すると、このスタックＳは、第２
図のように、直流電源（９）に接続され、負荷（８）に
供給される電力をトランジスタＴＲＩ 、ＴＲ２のオン
オフの繰返しで制御するものである。但し。
図のように、直流電源（９）に接続され、負荷（８）に
供給される電力をトランジスタＴＲＩ 、ＴＲ２のオン
オフの繰返しで制御するものである。但し。
オンとは導通状態、オフとは非導通状態を意味し。
負荷（８）に供給きれる電力の平均値は、トランジスタ
ＴＲＩ 、’Ｉ’Ｒ２のオンオフの周期ＴＯうちオンの
時間ｋ Ｔ□ｎ＊オフの時間ｔ−ＴＯｆｆとすると。
ＴＲＩ 、’Ｉ’Ｒ２のオンオフの周期ＴＯうちオンの
時間ｋ Ｔ□ｎ＊オフの時間ｔ−ＴＯｆｆとすると。
Ｔｏｎ／Ｔ（Ｔ＝Ｔｏｎ十Ｔｏｆｆ）’に比例する。ま
、た。
、た。
ダイオードＤｉ 、Ｄ２は、トランジスタＴＲＩ。
ＴＲ２がオフした時に負荷（８）に流れていた電流を還
流させるためのもので：、ある。ここで、電流の流れに
ついて詳しく説明する。トランジスタＴＲ３。
流させるためのもので：、ある。ここで、電流の流れに
ついて詳しく説明する。トランジスタＴＲ３。
ＴＲ２がともにオンの場合、直流電源（９１Ｋより第１
のコレクタ電極（１）、第２のエミッタ電極（４）間に
電圧が印加されているので、負荷（８）に供給される電
流ｔｉ、第１のコレクタ電極（１１から第１のトランジ
スタＴＲｉ 、第１のエミッタ電極（２）、負荷（８）
。
のコレクタ電極（１）、第２のエミッタ電極（４）間に
電圧が印加されているので、負荷（８）に供給される電
流ｔｉ、第１のコレクタ電極（１１から第１のトランジ
スタＴＲｉ 、第１のエミッタ電極（２）、負荷（８）
。
第２のコレクタ電極（３）、第２のトランジスタＴＲ２
を経て第２のエミッタ電極（４１Ｋ流れる。この時。
を経て第２のエミッタ電極（４１Ｋ流れる。この時。
第１のトランジスタＴＲ１がオフしたとすると。
負荷（８）に流れていた電流は、第２のコレクタ電極（
３）、第２のトランジスタＴＲ２、第２のエミッタ電極
（４）、第２のダイオードＤ２．第１のエミッタ電極（
２１１に経て還流する。（これは、第２のトランジスタ
ＴＲ２がオフした場合も同様である。）しかし、第１の
エミッタ電極（２）は第１図のような形状を有している
ので、そこに分布して存在する浮遊インダクタンス（７
）を無視することができず、上記電極（２＋ Ｋ単位時
間当りの電流変化分に比例する大きなサージ電圧が発生
する。このサージ電圧のためにトランジスタＴＲ１４る
いはＴＲ２が破壊する恐れがあるので、従来のスタック
Ｓは、これを防止するための特別な保護回路が必要であ
るという欠点があった。
３）、第２のトランジスタＴＲ２、第２のエミッタ電極
（４）、第２のダイオードＤ２．第１のエミッタ電極（
２１１に経て還流する。（これは、第２のトランジスタ
ＴＲ２がオフした場合も同様である。）しかし、第１の
エミッタ電極（２）は第１図のような形状を有している
ので、そこに分布して存在する浮遊インダクタンス（７
）を無視することができず、上記電極（２＋ Ｋ単位時
間当りの電流変化分に比例する大きなサージ電圧が発生
する。このサージ電圧のためにトランジスタＴＲ１４る
いはＴＲ２が破壊する恐れがあるので、従来のスタック
Ｓは、これを防止するための特別な保護回路が必要であ
るという欠点があった。
この発明は、このような従来のスタックＳの欠点を改善
するためになされたもので、トランジスタＴＲＩ 、Ｔ
Ｒ２がオフした時に新たに電流が流れる箇所に分布して
存在する浮遊インダクタンスを無視できる程度に小さく
するような構造のスタック８１に提供するものである。
するためになされたもので、トランジスタＴＲＩ 、Ｔ
Ｒ２がオフした時に新たに電流が流れる箇所に分布して
存在する浮遊インダクタンスを無視できる程度に小さく
するような構造のスタック８１に提供するものである。
第３図はこの発明によるトランジスタスタックＳの構造
の一例を示す図で、第４図は上記トランジスタスタック
Ｓの回路構成の一例を示す図で。
の一例を示す図で、第４図は上記トランジスタスタック
Ｓの回路構成の一例を示す図で。
以下、構造および動作について説明する。
この発明によるスタックＳは第３図のような構造になっ
ており、ダイオードＤＩ、第１のコレクタ電極（１）、
第１のトランジスタＴＲＩを順に配置し、また第２のト
ランジスタＴＲ２、第２のエミッタを極（４）、第２の
ダイオードＤ２ｉ順に配置して２例の素子列を作り、そ
の２列の素子列を第２のコレクタ電極（３）および第１
のエミッタ電極（２）ではさみ込むことンＣよって、電
気回路を構成し、その両側を２つの絶縁物（５ａ） 、
（５ｂ）および２つの押え板（６Ｆ１） Ｉ （６ｂ
）ではさみ込み、この２つの押え板（６ａ） 、 （６
ｂ） １にボルト等により機械的に締め付けることに゛
よって素子群を固定している。次に動作について説明す
ると、この発明によるスタックＳは。
ており、ダイオードＤＩ、第１のコレクタ電極（１）、
第１のトランジスタＴＲＩを順に配置し、また第２のト
ランジスタＴＲ２、第２のエミッタを極（４）、第２の
ダイオードＤ２ｉ順に配置して２例の素子列を作り、そ
の２列の素子列を第２のコレクタ電極（３）および第１
のエミッタ電極（２）ではさみ込むことンＣよって、電
気回路を構成し、その両側を２つの絶縁物（５ａ） 、
（５ｂ）および２つの押え板（６Ｆ１） Ｉ （６ｂ
）ではさみ込み、この２つの押え板（６ａ） 、 （６
ｂ） １にボルト等により機械的に締め付けることに゛
よって素子群を固定している。次に動作について説明す
ると、この発明によるスタックＳは。
第４図のように直流電源（９）に接続され、負荷（８）
に供給される電力をトランジスタＴＲＩ 、ＴＲ’２の
オンオフの繰返しで制御している。電流の流れとしては
従来のスタックＳと全く同様であるが、第３図のように
、ダイオードＤ２．ＤｉとトランジスタＴＲ１、ＴＲ２
’ｉ接続する第１のエミッタ電極（２）あるいは第２の
コレクタ電極（３）を可能な限り最短にした構造である
ので１例えばトランジスタＴＲＩがオフした時に、新た
に電流が流れる箇所である第１のエミッタ電極（２）に
分布して存在する浮遊インダクタンス（７）を無視でき
る程度に小さくすることができる。それ故、上記を極（
２１に発生するサージ電圧を抑えることができるので、
サージ電圧によってトランジスタＴＲＩ 、ＴＲ２が破
壊することはない。また、サージ電圧を抑えることに熱
として放出されていたエネルギーを小さくすることであ
るから、スタックＳとしては、負荷（８） ・に供
給される電力を効率良く制御することができる０ 以上のように、この発明によるトランジスタスタックＳ
でハ、トランジスタＴＲＩ 、ＴＲ２とダイオードＤＩ
、Ｄ２を接続する電極（２）、（３１を可能な限り最
短にすることによって、サージ電圧に起因するトランジ
スタＴＲＩ 、ＴＲ２の破壊防止のための特別な保護回
路を不要にするだけでなく。
に供給される電力をトランジスタＴＲＩ 、ＴＲ’２の
オンオフの繰返しで制御している。電流の流れとしては
従来のスタックＳと全く同様であるが、第３図のように
、ダイオードＤ２．ＤｉとトランジスタＴＲ１、ＴＲ２
’ｉ接続する第１のエミッタ電極（２）あるいは第２の
コレクタ電極（３）を可能な限り最短にした構造である
ので１例えばトランジスタＴＲＩがオフした時に、新た
に電流が流れる箇所である第１のエミッタ電極（２）に
分布して存在する浮遊インダクタンス（７）を無視でき
る程度に小さくすることができる。それ故、上記を極（
２１に発生するサージ電圧を抑えることができるので、
サージ電圧によってトランジスタＴＲＩ 、ＴＲ２が破
壊することはない。また、サージ電圧を抑えることに熱
として放出されていたエネルギーを小さくすることであ
るから、スタックＳとしては、負荷（８） ・に供
給される電力を効率良く制御することができる０ 以上のように、この発明によるトランジスタスタックＳ
でハ、トランジスタＴＲＩ 、ＴＲ２とダイオードＤＩ
、Ｄ２を接続する電極（２）、（３１を可能な限り最
短にすることによって、サージ電圧に起因するトランジ
スタＴＲＩ 、ＴＲ２の破壊防止のための特別な保護回
路を不要にするだけでなく。
負荷（８）に供給される電力を効率良く制御することが
できるという利点がある。
できるという利点がある。
なお９以上はトランジスタの個数としては２個の場合を
例に説明したが、トランジスタの個数は２個に限らない
ととは勿論である。
例に説明したが、トランジスタの個数は２個に限らない
ととは勿論である。
第１図は従来のトランジスタスタックの構造の一例會示
す図、第２図は従来のトランジスタスタックの回路構成
の一例を示す図、第３図はこの発明ＶＣよるトランジス
タスタックの構造の一例を示す図、第４図はこの発明に
よるトランジスタスタックの回路構成の一例を示す図で
ある。 図中、Ｓはトランジスタスタック、ＴＲＩおよびＴＲ２
は第１および第２のトランジスタ、 ＤＩおよびＤ２は
第１および第２のダイオード、（１）および（３）は第
１および第２のトランジスタＴＲＩ 。 ＴＲ２のコレクタ電極、（２）および（４）ハ第１およ
び第２のトランジスタＴＲＩ 、ＴＲ２のエミッタ電極
、 （５ａ）および（５ｂ）は第１および第２の絶縁板
。 （６ａ）および（ｓｂ） ｒｘｖ、 １＞よび第２の押
え板、（７）Ｕ第１のＬランジスタＴＲＩのエミッタ電
極に分布して存在する浮遊インダクタンス、＋８１ｆｌ
負荷、（９）は直流電源である０なお０図中同一あるい
旨相当部分に同一符号を付して示しである。 代理人葛野信− 第１図 第３図 ６ｂ ど 第４図 Ｌ−−−−一一一−−−−−−−−」 手続補正書（方式） ５７ ９ １７ ％式％ ２、発明の名称 トランジスタスタック ３、補正をする者 代表者片由仁へ部 ・１１代理人 ６、補正の対象 明細書の発明の詳細な説明の項。 ７、補正の内容 ｆ！Ａ細瞥第１頁姐３行を「３、発明の詳細な説明」と
補正する。 以上
す図、第２図は従来のトランジスタスタックの回路構成
の一例を示す図、第３図はこの発明ＶＣよるトランジス
タスタックの構造の一例を示す図、第４図はこの発明に
よるトランジスタスタックの回路構成の一例を示す図で
ある。 図中、Ｓはトランジスタスタック、ＴＲＩおよびＴＲ２
は第１および第２のトランジスタ、 ＤＩおよびＤ２は
第１および第２のダイオード、（１）および（３）は第
１および第２のトランジスタＴＲＩ 。 ＴＲ２のコレクタ電極、（２）および（４）ハ第１およ
び第２のトランジスタＴＲＩ 、ＴＲ２のエミッタ電極
、 （５ａ）および（５ｂ）は第１および第２の絶縁板
。 （６ａ）および（ｓｂ） ｒｘｖ、 １＞よび第２の押
え板、（７）Ｕ第１のＬランジスタＴＲＩのエミッタ電
極に分布して存在する浮遊インダクタンス、＋８１ｆｌ
負荷、（９）は直流電源である０なお０図中同一あるい
旨相当部分に同一符号を付して示しである。 代理人葛野信− 第１図 第３図 ６ｂ ど 第４図 Ｌ−−−−一一一−−−−−−−−」 手続補正書（方式） ５７ ９ １７ ％式％ ２、発明の名称 トランジスタスタック ３、補正をする者 代表者片由仁へ部 ・１１代理人 ６、補正の対象 明細書の発明の詳細な説明の項。 ７、補正の内容 ｆ！Ａ細瞥第１頁姐３行を「３、発明の詳細な説明」と
補正する。 以上
Claims (1)
- 複数個のトランジスタと、複数個のダイオードと、上記
トランジスタと上記ダイオード間を接続する複数個の電
極によって構成されたトランジスタスタックにおいて、
上記トランジスタと上記ダイオードで上記電極をはさみ
込むことによって素子列を形成し、並列に配置された複
数個の素子列を２個の電極ではさみ込んだことを特徴と
するトランジスタスタック。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8339282A JPS58200562A (ja) | 1982-05-18 | 1982-05-18 | トランジスタスタツク |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8339282A JPS58200562A (ja) | 1982-05-18 | 1982-05-18 | トランジスタスタツク |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58200562A true JPS58200562A (ja) | 1983-11-22 |
Family
ID=13801153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8339282A Pending JPS58200562A (ja) | 1982-05-18 | 1982-05-18 | トランジスタスタツク |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58200562A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4105155A1 (de) * | 1991-02-20 | 1992-09-03 | Export Contor Aussenhandel | Stromrichterschaltungsanordnung und ihre verwendung |
| JP2019514227A (ja) * | 2016-04-25 | 2019-05-30 | シェンヂェン シーロン トイ カンパニー リミテッドＳｈｅｎｚｈｅｎ Ｘｉｌｏｎｇ Ｔｏｙ Ｃｏｍｐａｎｙ Ｌｉｍｉｔｅｄ | 分離回路の部品の集積接続の実現方法及び回路 |
-
1982
- 1982-05-18 JP JP8339282A patent/JPS58200562A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4105155A1 (de) * | 1991-02-20 | 1992-09-03 | Export Contor Aussenhandel | Stromrichterschaltungsanordnung und ihre verwendung |
| JP2019514227A (ja) * | 2016-04-25 | 2019-05-30 | シェンヂェン シーロン トイ カンパニー リミテッドＳｈｅｎｚｈｅｎ Ｘｉｌｏｎｇ Ｔｏｙ Ｃｏｍｐａｎｙ Ｌｉｍｉｔｅｄ | 分離回路の部品の集積接続の実現方法及び回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5940263A (en) | Power capacitor bank switching devices | |
| DE3420535C2 (de) | Halbleiter-Modul für eine schnelle Schaltanordnung | |
| US5347158A (en) | Semiconductor device having a particular terminal arrangement | |
| JPS624734B2 (ja) | ||
| US11823971B2 (en) | Power electronics system | |
| DE4131949C2 (de) | Schalteinrichtungen für ein entladungserregtes Impulslasergerät | |
| JP2588506B2 (ja) | 無誘導アノ−ド−カソ−ド接続回路 | |
| JP2003219661A (ja) | サーボアンプ | |
| JPH0355251B2 (ja) | ||
| JPS58200562A (ja) | トランジスタスタツク | |
| US10164530B2 (en) | Boost chopper circuit including switching device circuit and backflow prevention diode circuit | |
| US4100595A (en) | Circuit for the production of an output voltage depending on an input direct voltage and a given desired voltage | |
| JPH0328827B2 (ja) | ||
| JPS63157677A (ja) | ブリツジ形インバ−タ装置 | |
| US6441509B1 (en) | Controller for battery-operated vehicle | |
| US10256721B2 (en) | Step-down chopper circuit including a switching device circuit and a backflow prevention diode circuit | |
| JPH0733461Y2 (ja) | スイッチング回路 | |
| JP2007228639A (ja) | 昇圧チョッパ装置 | |
| JP2580803B2 (ja) | 電力変換装置用トランジスタモジュール | |
| JP2697141B2 (ja) | パルス発生回路 | |
| US5258994A (en) | Discharge-excited laser apparatus | |
| US3210619A (en) | Solid state rectifier construction | |
| JPS6345009Y2 (ja) | ||
| JP3048507B2 (ja) | Ｇｔｏのゲート回路 | |
| JP2788465B2 (ja) | 直流電動機の電流制御装置 |